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參數(shù)資料
| 型號： | MC68SC302 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 157/218頁 |
| 文件大?。?/td> | 521K |
| 代理商： | MC68SC302 |
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PCMCIA Interface
MOTOROLA
MC68SC302 USER’S MANUAL
6-9
6.6 HOST INTERFACE CONTROL REGISTERS (HCR)
The HCRs consist of the PCMCIA Function Configuration Registers and the MC68SC302
specific registers. Both sets of registers are described in the following paragraphs.
6.6.1 PCMCIA Function Configuration Registers (FCR)
There are five FCR registers specified by the PC Card 95 Standard that are supported by
the 68SC302. These registers are located in attribute memory space starting at address
$2000000 (A25 must be high). These registers are asynchronous to the 68SC302 system
clock and can be accessed when the 68SC302 is in power down mode.
CONFIGURATION OPTION REGISTER (COR)
Attribute address $2000000
SRESET—Set reset
0 = Produces the same result as system reset.
1 = Places the card in the reset state, equivalent to the assertion of PC_RESET,
except that this bit is not cleared, and can be written by the host.
This bit is cleared by PC_RESET. After clearing this bit in software, the SC302 is
in the same state as after hard system reset. Following SRESET, the READY
signal is negated, and then asserted again automatically.
LEVIREQ—Level Mode Interrupts
0 = Pulse mode interrupt selected
1 = Level mode interrupt selected
Configuration Index
This field is written with the index number of the entry in the card’s configuration table, cor-
responding to the configuration the system chooses for the card. When the configuration
index is 0, external pins are configured at memory mode pinout.
CARD CONFIGURATION AND STATUS REGISTER (CSR)
Attribute address $2000002
Changed—Certain bit values have changed
0 = No change in relevant bit state.
1 = Either the CREADY bit in PRR is set to one or the RIEVT bit in IOER is set to one,
if the RIENA bit in IOER is high. When this bit is set, the STSCHG signal is asserted
if SIGCHG is high and the SC302 is configured as MEMORY+I/O device.
SIGCHG—Signal change
0 = The STSCHG signal is always non-active (high).
1 = The STSCHG signal represents the value of the CHANGED bit.
This bit is set/reset by the host. If RINGEN=0 (Disabled), it determines if the value of the
CHANGED bit is transferred to the STSCHG signal.
7
6
5
4
3
2
1
0
SRESET
LEVIREQ
CONFIGURATION INDEX
7
6
5
4
3
2
1
0
CHANGED
SIGCHG
RSVD
RINGEN
RSVD
PWRDWN
INTR
RSVD
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PDF描述 |
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