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參數(shù)資料
| 型號： | MC68SC302 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 74/218頁 |
| 文件大?。?/td> | 521K |
| 代理商： | MC68SC302 |
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Communications Processor (CP)
4-28
MC68SC302 USER’S MANUAL
MOTOROLA
channel of the ISDN, the SCC outputs are internally connected to the physical layer serial
interface.
NOTE
SDLC is fully supported, but the SDLC loop mode (ring
configuration) is not supported.
When an SCC in HDLC mode is used with a nonmultiplexed interface, then the SCC outputs
are connected directly to the external pins. In this case, the serial interface uses four
dedicated pins: transmit data (TXD), receive data (RXD), receive clock (RCLK), and transmit
clock (TCLK). Other modem signals may be supported through the parallel I/O pins.
The HDLC controller consists of separate transmit and receive sections whose operations
are asynchronous with the chip clock and may be either synchronous or asynchronous with
respect to the other SCCs. When the HDLC controller is connected to one of the multiplexed
physical interface options (IDL or GCI), the receive and transmit clocks are identical and are
supplied externally by the physical layer.
The HDLC controller key features are as follows:
Flexible Data Buffers with Multiple Buffers per Frame Allowed
Separate Interrupts for Frames (Receive)
Separate Interrupts for Buffers (Transmit)
Four Address Comparison Registers with Mask
Flag/Abort/Idle Generation/Detection
Zero Insertion/Deletion
NRZ/NRZI Data Encoding
16-Bit or 32-Bit CRC-CCITT Generation/Checking
Detection of Non-Octet Aligned Frames
Programmable Flags (0–15) between Successive Frames
Automatic Retransmission in Case of Collision
4.5.10.1 HDLC CHANNEL FRAME TRANSMISSION PROCESSING.
The HDLC
transmitter is designed to work with almost no intervention from the host. When the host
enables one of the transmitters, it will start transmitting flags or idles as programmed in the
HDLC mode register. The HDLC controller will poll the first buffer descriptor (BD) in the
transmit channel's BD table. When there is a frame to transmit, the HDLC controller will fetch
the data from memory and start transmitting the frame (after first transmitting the user-
specified minimum number of flags between frames). When the end of the current BD has
been reached and the last buffer in the frame bit is set, the cyclic redundancy check (CRC),
if selected, and the closing flag are appended.
Following the transmission of the closing flag, the HDLC controller writes the frame status
bits into the BD and clears the ready bit. When the end of the current BD has been reached,
and the last bit is not set (working in multibuffer mode), only the ready bit is cleared. In either
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