- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄383644 > MT90500 (Mitel Networks Corporation) Multi-Channel ATM AAL1 SAR(多通道 ATM AAL1分段及重組設(shè)備（基于通訊總線的系統(tǒng)與ATM網(wǎng)絡(luò)的接口）) PDF資料下載
參數(shù)資料
| 型號： | MT90500 |
| 廠商： | Mitel Networks Corporation |
| 英文描述： | Multi-Channel ATM AAL1 SAR(多通道 ATM AAL1分段及重組設(shè)備（基于通訊總線的系統(tǒng)與ATM網(wǎng)絡(luò)的接口）) |
| 中文描述： | 多通道自動柜員機AAL1特區(qū)（多通道自動柜員機AAL1分段及重組設(shè)備（基于通訊總線的系統(tǒng)與空中交通管理網(wǎng)絡(luò)的接口）） |
| 文件頁數(shù)： | 125/159頁 |
| 文件大?。?/td> | 514K |
| 代理商： | MT90500 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁當(dāng)前第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁
MT90500
125
Table 85 - Intel Microprocessor Interface Timing - Write Cycle Parameters
Characteristic
Sym
Min
Typ
Max
Units
Test Conditions
Address Setup
- (AEM and A[15:1]
VALID) to (CS and WR asserted)
t
ADDS
0
ns
Address Hold
- (CS or
asserted)
to
INVALID)
WR de-
A[15:1]
(AEM
and
t
ADDH
0
ns
RDY De-asserted
- (CS and WR
asserted) to RDY de-asserted
t
RDY
21
ns
1) ~ 1 MCLK cycle + 4 ns
2) C
L
= 50 pF
RDY Delay
- (CS and WR asserted) to
RDY asserted
t
RDYD
100
415
1000
ns
1) 6 MCLK < t
RDYD
< 60 MCLK
2) C
L
= 50 pF
Write Cycle Hold Time -
RDY asserted
to (CS or WR de-asserted)
t
WRH
0
ns
Data Input Setup
- D[15:0] VALID to
(CS and WR asserted)
t
DS
0
ns
Data Input Hold
- (CS or WR de-
asserted) to D[15:0] INVALID
t
DH
0
ns
Note 1:
MCLK = 60 MHz (16.6 ns).
Note 2:
Both CS and WR must be asserted for a write cycle to occur. A write cycle is completed when either CS or WR is de-asserted.
Note 3:
There should be a minimum of 4 MCLK periods between CPU accesses, to allow the MT90500 to recognize the accesses as
separate.
WR
V
TT
Figure 52 - Intel CPU Interface Timing - Write Access
CS
RD
t
WRH
V
TT
V
TT
A[15:1]
AEM
V
TT
ADDRESS VALID
t
ADDS
t
ADDH
V
TT
RDY
t
RDY
t
RDYD
D[15:0]
V
TT
DATA VALID
t
DH
t
DS
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT90500 | Multi-Channel ATM AAL1 SAR |
| MT90500AL | Multi-Channel ATM AAL1 SAR |
| MT90502 | Multi-Channel AAL2 SAR(多通道 ATM AAL2分段及重組設(shè)備（基于通訊總線的系統(tǒng)與ATM網(wǎng)絡(luò)的接口）) |
| MT90732AP | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| MT90732 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MT90500AL | 制造商:MITEL 制造商全稱:Mitel Networks Corporation 功能描述:Multi-Channel ATM AAL1 SAR |
| MT90500AL-ENG1 | 制造商:Mitel Networks Corporation 功能描述: |
| MT90502 | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:Multi-Channel AAL2 SAR |
| MT90502_06 | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:Multi-Channel AAL2 SAR |
| MT90502AG | 制造商:Rochester Electronics LLC 功能描述: 制造商:Zarlink Semiconductor Inc 功能描述: |
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