參數(shù)資料
型號(hào)： MT90500
廠商： Mitel Networks Corporation
英文描述： Multi-Channel ATM AAL1 SAR(多通道 ATM AAL1分段及重組設(shè)備（基于通訊總線的系統(tǒng)與ATM網(wǎng)絡(luò)的接口）)
中文描述： 多通道自動(dòng)柜員機(jī)AAL1特區(qū)（多通道自動(dòng)柜員機(jī)AAL1分段及重組設(shè)備（基于通訊總線的系統(tǒng)與空中交通管理網(wǎng)絡(luò)的接口））
文件頁(yè)數(shù)： 22/159頁(yè)
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代理商： MT90500
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MT90500
22
Table 5 - Master Clock, Test, and Power Pins
Pin #
Pin Name
I/O
Type
Description
87
MCLK
I
TTL PU
Master Clock. This signal drives the internal logic (including the RX_SAR and
the TX_SAR) and the external memory (through MEMCLK). 60 MHz for most
applications. MCLK should be more than 5 times CLKx1, and should be more
than 3 times FNXI.
78
RESET
I
5V TTL
Schmitt PU
Chip reset signal (active LOW). Note that the MT90500 is synchronously reset,
and that MCLK should be applied during reset. To asynchronously tristate
outputs, assert the TRISTATE pin. The TRST pin (JTAG reset) should also be
asserted LOW during chip reset. Reset should last at least 2
μ
s when MCLK is
60 MHz. Also see SRES bit in register 0000h.
97
TMS
I
3.3V CMOS
PU
JTAG Test Mode Select signal.
93
TCK
I
3.3V CMOS
PU
JTAG Test Clock.
95
TDI
I
3.3V CMOS
PU
JTAG Test Data In.
96
TDO
O
3.3V, 4mA
SR
JTAG Test Data Out.
Note:
TDO is tristated by TRISTATE pin.
94
TRST
I
3.3V CMOS
PD
JTAG Test Reset input (active LOW). Should be asserted LOW on power-up
and during reset. Must be HIGH for JTAG boundary-scan operation.
Note:
This pin has an internal
pull-down
.
1, 7, 16, 29, 43,
61, 86, 91, 110,
119, 129, 139,
151, 163, 172,
182, 197, 213,
229
IO_VSS
GND
Ground for I/O logic.
100, 141, 161
CORE_VSS
GND
Ground for core logic.
20, 40, 80, 201,
221
RING_VSS
GND
Ground for core logic.
92, 111, 120,
132, 145, 157,
169, 181
IO_VDD_3V
PWR
Power for I/O logic (3.3 V).
2, 13, 24, 42,
60, 88, 183,
207, 225, 240
IO_VDD_5V
PWR
Power for I/O logic (5 V).
101, 140, 160
CORE_VDD_3V
PWR
Power for core logic (3.3 V).
21, 41, 81, 200,
220
RING_VDD_3V
PWR
Power for core logic (3.3 V).
89
IC
I
IC TEST, must be grounded.
90
TRISTATE
I
3.3V CMOS
PU
3.3V ONLY
Output Tristate Control. Asynchronously tristates all output pins when LOW.
Can be asserted LOW on power-up and during reset. Pull up to 3.3V for
normal operation.
NOT 5V TOLERANT.
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PDF描述
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