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參數(shù)資料
| 型號： | PCI9060ES |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | 12O COMPATIBLE PCI BUS MASTER INTERFACE CHIP FOR ADAPTERS AND EMBEDDED SYSTEMS |
| 中文描述： | 12O兼容的PCI總線主控接口芯片的適配器和嵌入式系統(tǒng) |
| 文件頁數(shù)： | 65/192頁 |
| 文件大?。?/td> | 1551K |
| 代理商： | PCI9060ES |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁當前第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁
SECTION 4
PCI 9080
REGISTERS
PLX Technology, Inc., 1997
Page 56
Version 1.02
4.3.3 (PCISR; PCI:06h, LOC:06h) PCI Status Register
Table 4-12. (PCISR; PCI:06h, LOC:06h) PCI Status Register
Field
Description
Read
Write
Value after Reset
5:0
Reserved.
Yes
No
0
6
If high, supports User Definable Features. This bit can only be written from the local
side. It is read-only from the PCI side.
Yes
Local
0
7
Fast Back-to-Back Capable. When this bit is set to 1, it indicates the adapter can
accept fast back-to-back transactions. Value of 0 indicates adapter cannot.
Yes
No
1
8
Master Data Parity Error Detected. This bit is set to 1 when three conditions are
met: 1) the PCI 9080 asserted PERR# itself or observed PERR# asserted; 2) the
PCI 9080 was the bus master for the operation in which the error occurred; 3) the
Parity Error Response bit in the Command Register is set. Writing 1 to this bit
clears the bit (0).
Yes
Yes/Clr
0
10:9
DEVSEL Timing. Indicates timing for DEVSEL# assertion. Value of 01 indicates a
medium decode.
Note:
Hardcoded to 01.
Yes
No
01
11
Target Abort. When this bit is set to 1, this bit indicates the PCI 9080 has signaled
a target abort. Writing 1 to this bit clears the bit (0).
Yes
Yes/Clr
0
12
Received Target Abort. When set to 1, this bit indicates the PCI 9080 has received
a target abort signal. Writing 1 to this bit clears the bit (0).
Yes
Yes/Clr
0
13
Master Abort. When set to 1, this bit indicates the PCI 9080 has generated a master
abort signal. Writing 1 to this bit clears the bit (0).
Yes
Yes/Clr
0
14
Signaled System Error. When set to 1, this bit indicates the PCI 9080 has reported
a system error on the SERR# signal. Writing 1 to this bit clears the bit (0).
Yes
Yes/Clr
0
15
Detected Parity Error. When set to 1, this bit indicates the PCI 9080 has detected a
PCI bus parity error, even if parity error handling is disabled (the Parity Error
Response bit in the Command Register is clear). One of three conditions can cause
this bit to be set. 1) the PCI 9080 detected a parity error during a PCI address
phase; 2) the PCI 9080 detected a data parity error when it was the target of a
write; 3) the PCI 9080 detected a data parity error when performing a master read
operation. Writing 1 to this bit clears the bit (0).
Yes
Yes/Clr
0
4.3.4 (PCIREV; PCI:08h, LOC:08h) PCI Revision ID Register
Table 4-13. (PCIREV; PCI:08h, LOC:08h) PCI Revision ID Register
Field
Description
Read
Write
Value after Reset
7:0
Revision ID. Silicon revision of PCI 9080.
Yes
Local/
Serial
EEPROM
Current Rev #
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PDF描述 |
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| PCI9080 | 制造商:PLX 制造商全稱:PLX 功能描述:I2O Compatible PCI Bus Master I/O Accelerator Chip |
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