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參數(shù)資料
| 型號： | PCI9060ES |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | 12O COMPATIBLE PCI BUS MASTER INTERFACE CHIP FOR ADAPTERS AND EMBEDDED SYSTEMS |
| 中文描述： | 12O兼容的PCI總線主控接口芯片的適配器和嵌入式系統(tǒng) |
| 文件頁數(shù)： | 74/192頁 |
| 文件大?。?/td> | 1551K |
| 代理商： | PCI9060ES |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁當前第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁
SECTION 4
PCI 9080
REGISTERS
PLX Technology, Inc., 1997
Page 65
Version 1.02
4.4.4 (BIGEND; PCI:0Ch, LOC:8Ch) Big/Little Endian Descriptor Register
Table 4-36. (BIGEND; PCI:0Ch, LOC:8Ch) Big/Little Endian Descriptor Register
Field
Description
Read
Write
Value after Reset
0
Configuration Register Big Endian Mode. Value of 1 specifies use of Big Endian
data ordering for local accesses to the configuration registers. Value of 0 specifies
Little Endian ordering. Big Endian mode can be specified for configuration register
accesses by asserting the BIGEND# pin during the address phase of the access.
Yes
Yes
0
1
Direct Master Big Endian Mode. Value of 1 specifies use of Big Endian data
ordering for Direct Master accesses. Value of 0 specifies Little Endian ordering. Big
Endian mode can be specified for Direct Master accesses by asserting the
BIGEND# input pin during the address phase of the access.
Yes
Yes
0
2
Direct Slave Address Space 0 Big Endian Mode. Value of 1 specifies use of Big
Endian data ordering for Direct Slave accesses to Local Address space 0. Value of
0 specifies Little Endian ordering.
Yes
Yes
0
3
Direct Slave Address Expansion ROM 0 Big Endian Mode. Value of 1 specifies use
of Big Endian data ordering for Direct Slave accesses to Expansion ROM. Value of
0 specifies Little Endian ordering.
Yes
Yes
0
4
Big Endian Byte Lane Mode. Value of 1 specifies that in Big Endian mode, use byte
lanes 31:16 for a 16 bit local bus and byte lanes 31:24 for an 8 bit local bus. Value
of 0 specifies that in Big Endian mode, byte lanes 15:0 be used for a 16 bit local
bus and byte lanes 7:0 for an 8 bit local bus.
Yes
Yes
0
5
Direct Slave Address Space 1 Big Endian Mode. Value of 1 specifies use of Big
Endian data ordering for Direct Slave accesses to local Address Space 1. Value of
0 specifies Little Endian ordering.
Yes
Yes
0
6
DMA Channel 1 Big Endian Mode. Value of 1 specifies use of Big Endian data
ordering for DMA Channel 1 accesses to the local Address Space. Value of 0
specifies Little Endian ordering.
Yes
Yes
0
7
DMA Channel 0 Big Endian Mode. Value of 1 specifies use of Big Endian data
ordering for DMA Channel 0 accesses to the Local Address space. Value of 0
specifies Little Endian ordering.
Yes
Yes
0
31:8
Reserved.
Yes
No
0
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PDF描述 |
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