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參數(shù)資料
| 型號(hào)： | PCI9060ES |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | 12O COMPATIBLE PCI BUS MASTER INTERFACE CHIP FOR ADAPTERS AND EMBEDDED SYSTEMS |
| 中文描述： | 12O兼容的PCI總線主控接口芯片的適配器和嵌入式系統(tǒng) |
| 文件頁數(shù)： | 73/192頁 |
| 文件大?。?/td> | 1551K |
| 代理商： | PCI9060ES |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁當(dāng)前第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁
SECTION 4
PCI 9080
REGISTERS
PLX Technology, Inc., 1997
Page 64
Version 1.02
4.4.3 (MARBR; PCI:08h or ACh, LOC:88h or 12Ch) Mode/Arbitration Register
Table 4-35. (MARBR; PCI:08h or ACh, LOC:88h or 12Ch) Mode/Arbitration Register
Field
Description
Read
Write
Value after Reset
7:0
Local Bus Latency Timer. Number of local bus clock cycles before negating HOLD
and releasing the local bus. This timer is also used with bit 27 to delay BREQ input
to give up the local bus only when this timer expires.
Yes
Yes
00
15:8
Local Bus Pause Timer. Number of local bus clock cycles before reasserting HOLD
after releasing the local bus.
Note:
Applicable only to DMA operation.
Yes
Yes
00
16
Local Bus Latency Timer Enable. Value of 1 enables latency timer.
Yes
Yes
0
17
Local Bus Pause Timer Enable. Value of 1 enables pause timer.
Yes
Yes
0
18
Local Bus BREQ Enable. Value of 1 enables local bus BREQ input. When the
BREQ input is active, PCI 9080 negates HOLD and releases the local bus.
Yes
Yes
0
20:19
DMA Channel Priority. Value of 00 indicates a rotational priority scheme. Value of
01 indicates Channel 0 has priority. Value of 10 indicates Channel 1 has priority.
Value of 11 is reserved.
Yes
Yes
0
21
Local Bus Direct Slave Give up Bus Mode. When set to 1, PCI 9080 negates HOLD
and releases the local bus when the Direct Slave write FIFO becomes empty during
a Direct Slave write or when the Direct Slave read FIFO becomes full during a
Direct Slave read.
Yes
Yes
1
22
Direct Slave LLOCKo# Enable. Value of 1 enables PCI Direct Slave locked
sequences. Value of 0 disables Direct Slave locked sequences.
Yes
Yes
0
23
PCI Request Mode. Value of 1 causes PCI 9080 to negate REQ when it asserts
FRAME during a master cycle. Value of 0 causes PCI 9080 to leave REQ asserted
for the entire bus master cycle.
Yes
Yes
0
24
PCI Rev 2.1 Mode. When set to 1, PCI 9080 operates in Delayed Transaction mode
for Direct Slave Reads. PCI 9080 issues a RETRY and prefetches the read data.
Yes
Yes
0
25
PCI Read No Write Mode. Value of 1 forces a retry on writes if read is pending.
Value of 0 allows writes to occur while read is pending.
Yes
Yes
0
26
PCI Read with Write Flush Mode. Value of 1 submits a request to flush a pending
read cycle if a write cycle is detected. Value of 0 submits a request to not effect
pending reads when a write cycle occurs (PCI v2.1 compatible).
Yes
Yes
0
27
Gate the Local Bus Latency Timer with BREQ. If this bit is set to 0, PCI 9080 gives
up the local bus during Direct Slave or DMA transfer after the current cycle (if
enabled and BREQ is sampled). If this bit is set to 1, PCI 9080 gives up the local
bus only (if BREQ is sampled) and the Local Bus Latency Timer is enabled and
expired during Direct Slave or DMA transfer.
Yes
Yes
0
28
PCI Read No Flush Mode. Value of 1 submits request to not flush the read FIFO
if PCI read cycle completes (Read Ahead mode).
Value of 0 submits request to flush read FIFO if PCI read cycle completes.
Yes
Yes
0
29
If set to 0, reads from the PCI Configuration Register address 00h and returns the
Device ID and Vendor ID. If set to 1, reads from the PCI Configuration Register
address 00h and returns the Subsystem ID and Subsystem Vendor ID.
Yes
Yes
0
31:30
Reserved.
Yes
No
0
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PDF描述 |
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