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參數(shù)資料
| 型號： | PCI9060ES |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | 12O COMPATIBLE PCI BUS MASTER INTERFACE CHIP FOR ADAPTERS AND EMBEDDED SYSTEMS |
| 中文描述： | 12O兼容的PCI總線主控接口芯片的適配器和嵌入式系統(tǒng) |
| 文件頁數(shù)： | 83/192頁 |
| 文件大?。?/td> | 1551K |
| 代理商： | PCI9060ES |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁當(dāng)前第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁
SECTION 4
PCI 9080
REGISTERS
PLX Technology, Inc., 1997
Page 74
Version 1.02
4.5.11 (INTCSR; PCI:68h, LOC:E8h) Interrupt Control/Status Register
Table 4-58. (INTCSR; PCI:68h, LOC:E8h) Interrupt Control/Status Register
Field
Description
Read
Write
Value after Reset
0
Enable Local Bus LSERR#. Value of 1 enables PCI 9080 to assert LSERR#
interrupt output when PCI bus Target Abort or Master Abort status bit is set in the
PCI Status configuration register.
Yes
Yes
0
1
Enable Local Bus LSERR# when PCI parity error occurs during PCI 9080 Master
Transfer or PCI 9080 Slave access or Outbound Free List FIFO Overflow Init.
Yes
Yes
0
2
Generate PCI Bus SERR#. When this bit is set to 0, writing a 1 generates a PCI
bus SERR#.
Yes
Yes
0
3
Mailbox Interrupt Enable. Value of 1 enables a Local Interrupt to be generated
when the PCI bus writes to Mailbox registers 0-3. To clear the Local Interrupt, the
Local master must read the Mailbox. Used in conjunction with Local interrupt
enable.
Yes
Yes
0
7:4
Reserved.
Yes
No
0
8
PCI Interrupt Enable. Value of 1 enables PCI interrupts.
Yes
Yes
1
9
PCI Doorbell Interrupt Enable. Value of 1 enables doorbell interrupts. Used in
conjunction with PCI interrupt enable. Clearing the doorbell interrupt bits that
caused the interrupt also clears the interrupt.
Yes
Yes
0
10
PCI Abort Interrupt Enable. Value of 1 enables a master abort or master detect of a
target abort to generate a PCI interrupt. Used in conjunction with PCI interrupt
enable. Clearing the abort status bits also clears the PCI interrupt.
Yes
Yes
0
11
PCI Local Interrupt Enable. Value of 1 enables a local interrupt input to generate a
PCI interrupt. Use in conjunction with PCI interrupt enable. Clearing the local bus
cause of the interrupt also clears the interrupt.
Yes
Yes
0
12
Retry Abort Enable. Value of 1 enables PCI 9080 to treat 256 Master consecutive
retries to a Target as a Target Abort. Value of 0 enables PCI 9080 to attempt
Master Retries indefinitely.
Note:
For diagnostic purposes only.
Yes
Yes
0
13
Value of 1 indicates PCI doorbell interrupt is active.
Yes
No
0
14
Value of 1 indicates PCI abort interrupt is active.
Yes
No
0
15
Value of 1 indicates local interrupt is active (LINTi#).
Yes
No
0
16
Local Interrupt Output Enable. Value of 1 enables local interrupt output.
Yes
Yes
1
17
Local Doorbell Interrupt Enable. Value of 1 enables doorbell interrupts. Used in
conjunction with Local interrupt enable. Clearing the local doorbell interrupt bits that
caused the interrupt also clears the interrupt.
Yes
Yes
0
18
Local DMA Channel 0 Interrupt Enable. Value of 1 enables DMA Channel 0
interrupts. Used in conjunction with Local interrupt enable. Clearing the DMA status
bits also clears the interrupt.
Yes
Yes
0
19
Local DMA Channel 1 Interrupt Enable. Value of 1 enables DMA Channel 1
interrupts. Used in conjunction with Local interrupt enable. Clearing the DMA status
bits also clears the interrupt.
Yes
Yes
0
20
Value of 1 indicates local doorbell interrupt is active.
Yes
No
0
21
Value of 1 indicates DMA Ch 0 interrupt is active.
Yes
No
0
22
Value of 1 indicates DMA Ch 1 interrupt is active.
Yes
No
0
23
Value of 1 indicates BIST interrupt is active.
BIST (Built-In Self Test) interrupt is generated by writing 1 to bit 6 of the PCI
Configuration BIST register. Clearing bit 6 clears the interrupt. Refer to the BIST
Register for a description of self test. (Refer to Table 4-18.)
Yes
No
0
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PDF描述 |
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