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參數(shù)資料
| 型號： | PCI9060SD |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | 12O COMPATIBLE PCI BUS MASTER INTERFACE CHIP FOR ADAPTERS AND EMBEDDED SYSTEMS |
| 中文描述： | 12O兼容的PCI總線主控接口芯片的適配器和嵌入式系統(tǒng) |
| 文件頁數(shù)： | 100/192頁 |
| 文件大?。?/td> | 1551K |
| 代理商： | PCI9060SD |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁當前第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁
SECTION 5
PCI 9080
PIN DESCRIPTION
PLX Technology, Inc., 1997
Page 91
Version 1.02
Table 5-4. PCI System Bus Interface Pin Description
Symbol
Signal Name
Total
Pins
Pin
Type
Pin
Number
Function
AD[31:0]
Address and Data
32
I/O
TS
PCI
32-36, 39-44,
46-47, 76-81,
84-89, 91-97
All multiplexed on the same PCI pins. A bus transaction consists of an
address phase followed by one or more data phases. PCI 9080
supports both read and write bursts.
C/BE[3:0]#
Bus Command and
Byte Enables
4
I/O
TS
PCI
70-73
All multiplexed on the same PCI pins. During the address phase of a
transaction, C/BE[3:0]# defines the bus command. During the data
phase C/BE[3:0]# are used as Byte Enables. Refer to PCI spec for
further detail if needed.
CLK
Clock
1
I
54
Provides timing for all transactions on PCI and is an input to every
PCI device. PCI operates up to 33 MHz.
DEVSEL#
Device Select
1
I/O
STS
PCI
64
When actively driven, indicates the driving device has decoded its
address as the target of the current access. As an input, indicates
whether any device on the bus is selected.
FRAME#
Cycle Frame
1
I/O
STS
PCI
57
Driven by the current master to indicate the beginning and duration of
an access. FRAME# is asserted to indicate a bus transaction is
beginning. While FRAME# is asserted, data transfers continue. When
FRAME# is negated, the transaction is in the final data phase.
GNT#
Grant
1
I
51
Indicates to the agent that access to the bus is granted. Every master
has its own REQ# and GNT#.
IDSEL
Initialization Device
Select
1
I
63
Used as a chip select during configuration read and write
transactions.
INTA#
Interrupt A
1
O
OC
PCI
55
Used to request an interrupt.
IRDY#
Initiator Ready
1
I/O
STS
PCI
61
Indicates the ability of the initiating agent (bus master) to complete the
current data phase of the transaction.
LOCK#
Lock
1
I/O
STS
PCI
69
Indicates an atomic operation that may require multiple transactions
to complete.
PAR
Parity
1
I/O
TS
PCI
74
Even parity across AD[31:0] and C/BE[3:0]#. Parity generation is
required by all PCI agents. PAR is stable and valid one clock after the
address phase. For data phases, PAR is stable and valid one clock
after either IRDY# is asserted on a write transaction or TRDY# is
asserted on a read transaction. Once PAR is valid, it remains valid
until one clock after the completion of the current data phase.
PERR#
Parity Error
1
I/O
STS
PCI
65
Reporting of data parity errors during all PCI transactions, except
during a Special Cycle.
REQ#
Request
1
O
PCI
50
Indicates to the arbiter that this agent needs to use the bus. Every
master has its own GNT# and REQ#.
RST#
Reset
1
I
56
Used to bring PCI-specific registers, sequencers and signals to a
consistent state.
SERR#
Systems Error
1
O
OC
PCI
66
Reports address parity errors, data parity errors on the Special Cycle
command, or any other system error where the result will be
catastrophic.
STOP#
Stop
1
I/O
STS
PCI
62
Indicates the current target is requesting the master to stop the
current transaction.
TRDY#
Target Ready
1
I/O
STS
PCI
58
Indicates the ability of the target agent (selected device) to complete
the current data phase of the transaction.
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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| PCI9080 REV3 | 制造商:PLX TECH 功能描述: |
| PCI9080-3 | 功能描述:外圍驅(qū)動器與原件 - PCI I2O Compatible PCI BUS MASTER I/O CHIP RoHS:否 制造商:PLX Technology 工作電源電壓: 最大工作溫度: 安裝風格:SMD/SMT 封裝 / 箱體:FCBGA-1156 封裝:Tray |
| PCI9080-3 G | 功能描述:外圍驅(qū)動器與原件 - PCI 32Bit Master Chip RoHS:否 制造商:PLX Technology 工作電源電壓: 最大工作溫度: 安裝風格:SMD/SMT 封裝 / 箱體:FCBGA-1156 封裝:Tray |
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