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參數(shù)資料
| 型號： | PCI9060SD |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | 12O COMPATIBLE PCI BUS MASTER INTERFACE CHIP FOR ADAPTERS AND EMBEDDED SYSTEMS |
| 中文描述： | 12O兼容的PCI總線主控接口芯片的適配器和嵌入式系統(tǒng) |
| 文件頁數(shù)： | 14/192頁 |
| 文件大小： | 1551K |
| 代理商： | PCI9060SD |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁當(dāng)前第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁
SECTION 1
PCI 9080
GENERAL DESCRIPTION
PLX Technology, Inc., 1997
Page 5
Version 1.02
1.4 COMPARISON OF PCI 9060, PCI 9060ES, PCI 9060SD, AND PCI 9080
Table 1-3. Comparison of the PCI 9060, PCI 9060ES, PCI 9060SD, and PCI 9080
Feature
PCI 9060
PCI 9060ES
PCI 9060SD
PCI 9080
Number of DMA Channel(s)
2
0
1
2
Local Address Spaces
2
2
3
3
Direct Master Mode
Yes
Yes
No
Yes
Mailbox Registers
Eight 32 bit
Four 32 bit
Four 32 bit
Eight 32 bit
Doorbell Registers
Two 32 bit
Two 8 bit
Two 8 bit
Two 32 bit
FIFOs
8
4
4
8
FIFO Depth—Direct Slave Write, Direct Master
Write, DMA 0 Read and DMA 0 Write
8 Lwords
(32 bytes)
16 Lwords
(64 bytes)
16 Lwords
(64 bytes)
32 Lwords
(128 bytes)
FIFO Depth —Direct Slave Read, Direct Master
Read, DMA 1 Read and DMA 1 Write
8 Lwords
(32 bytes)
16 Lwords
(64 bytes)
16 Lwords
(64 bytes)
16 Lwords
(64 bytes)
LLOCKo# Pin for Lock Cycles
No
Yes
Yes
Yes
WAITI# Pin for Wait State Generation
No
Yes
Yes
Yes
BPCLKo Pin; Buffered PCI Clock
No
Yes
Yes
Yes
DREQ# and DACK# Pins for Demand Mode
DMA Support
Yes
No
Yes
(Channel 1 only)
Yes
Register Addresses
—
Identical except
9060ES has no
DMA registers and
Tables 25, 26, and 43
were added
Identical, except
9060SD has one
DMA register and
Tables 4-29 and 4-30
were added
Identical except PCI
9080 has additional
I
O related registers
and 30h, 34h, 40h,
and 44h were
remapped
Pin Out
Note:
for PCI 9060, PCI 9060ES, and PCI 9060SD.
PCI 9080 includes all changes made
—
Signals deleted:
DREQ0# (pin 29)
DACK0# (pin 30)
Input signals added:
WAITI# (pin 6)
BIGEND# (pin 48)
Output signals added:
BPCLKo (pin 168)
LLOCKo# (pin 7)
Signals deleted:
BREQ (pin 21)
DMPAF# (pin 8)
DREQ0# (pin 29)
DACK0# (pin 30)
BTERMo# (pin 28)
Input signals added:
WAITI# (pin 6)
BIGEND# (pin 48)
EOT0# (pin 164 in
C mode, Pin 5 in
J and S modes)
Output signals added:
BPCLKo (pin 168)
LLOCKo# (pin 7)
Input signal added:
EOT1# (pin 163)
Signal changed:
EESEL (pin 175)
Big/Little Endian Conversion
No
Yes
Yes
Yes
Spec. 2.1 Deferred Reads
No
Yes
Yes
Yes
Programmable Prefetch Counter
No
Yes
Yes
Yes
Write and Invalidate Cycle
No
Yes
Yes
Yes
Additional Device and Vendor ID Register
No
Yes
Yes
Yes
I
2
O Messaging Unit
No
No
No
Yes
3.3 V PCI Bus Signaling
No
No
No
Yes
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PDF描述 |
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參數(shù)描述 |
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