參數(shù)資料
型號(hào)： PCI9060SD
廠商： Electronic Theatre Controls, Inc.
英文描述： 12O COMPATIBLE PCI BUS MASTER INTERFACE CHIP FOR ADAPTERS AND EMBEDDED SYSTEMS
中文描述： 12O兼容的PCI總線主控接口芯片的適配器和嵌入式系統(tǒng)
文件頁(yè)數(shù)： 46/192頁(yè)
文件大?。?/td> 1551K
代理商： PCI9060SD
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SECTION 3
PCI 9080
FUNCTIONAL DESCRIPTION
PLX Technology, Inc., 1997
Page 37
Version 1.02
A Done Status Bit in the Control/Status Register can be
used to determine whether the interrupt is
A done interrupt
The result of a transfer for a descriptor in a chain
that is not yet complete
Mode Register of a channel enables a done interrupt. In
chaining mode, a bit in the Next Descriptor Pointer
Register of the channel (loaded from local memory)
specifies whether to generate an interrupt at the end of
the transfer for the current descriptor.
A DMA channel interrupt is cleared by writing a 1 to the
Clear Interrupt bit in the DMA Command/Status Register
(refer to Table 4-72[3] and Table 4-73[3]).
3.12.3 PCI SERR# (PCI NMI)
PCI 9080 generates an SERR# pulse if parity checking
is enabled in the PCI Command Register and it detects
an address parity error or the Generate SERR# Bit in the
Interrupt Control/Status Register (refer to Table 4-58) is
0 and a 1 is written.
SERR# output can be enabled or disabled with PCI
Command Register.
3.12.4 Local LSERR# (Local NMI)
LSERR# interrupt output is asserted if the following
occurs:
PCI Bus Target Abort or Master Abort status bit is
set in the PCI Status configuration register
Parity error status bit is set in the PCI Status
configuration register
Messaging outbound free queue overflows
If parity error checking is enabled in the PCI Command
Register, PCI 9080 sets the Master Detected Parity Error
Status bit in the PCI Status configuration register (refer
to Table 4-12) if it detects one of the following:
Parity error during a PCI 9080 master read
PCI bus signal PERR# being asserted during a PCI
9080 master write
PCI 9080 sets a parity error bit in the PCI Status
configuration register (refer to Table 4-12) if it detects
one of the following:
Data parity error during a PCI 9080 master read
Data parity error during a slave write access to the
PCI 9080
Address parity error
The PCI 9080 Interrupt Control/Status Register (refer to
Table 4-58) can be used to individually enable or disable
LSERR# for an abort or parity error. LSERR# is a level
output that remains asserted as long as the Abort or
Parity Error Status bits are set.
3.13 I
2
0 COMPATIBLE MESSAGE UNIT
Messaging Unit supplies two paths for messages, two
inbound FIFOs to receive messages from the primary
PCI bus and two outbound FIFOs to pass messages to
the primary PCI bus. Refer to I
2
O Architecture
Specification v1.5 or details.
Figure 3-22 and Figure 3-23 illustrate information about
the I
2
0 architecture.
+
&!
$ , - $
Figure 3-22. I
2
O System Architecture
Figure 3-23. I
2
O Software Architecture
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PDF描述
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參數(shù)描述
PCI9060SD-1AF 功能描述:數(shù)字總線開(kāi)關(guān) IC PCI Bus Interface RoHS:否 制造商:Texas Instruments 開(kāi)關(guān)數(shù)量:24 傳播延遲時(shí)間:0.25 ns 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 封裝 / 箱體:TSSOP-56 封裝:Reel
PCI9080 制造商:PLX 制造商全稱(chēng):PLX 功能描述:I2O Compatible PCI Bus Master I/O Accelerator Chip
PCI9080 REV3 制造商:PLX TECH 功能描述:
PCI9080-3 功能描述:外圍驅(qū)動(dòng)器與原件 - PCI I2O Compatible PCI BUS MASTER I/O CHIP RoHS:否 制造商:PLX Technology 工作電源電壓: 最大工作溫度: 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FCBGA-1156 封裝:Tray
PCI9080-3 G 功能描述:外圍驅(qū)動(dòng)器與原件 - PCI 32Bit Master Chip RoHS:否 制造商:PLX Technology 工作電源電壓: 最大工作溫度: 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FCBGA-1156 封裝:Tray
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