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參數(shù)資料
| 型號： | pentium II processor |
| 廠商： | Intel Corp. |
| 英文描述： | 32 bit processor AT 233MHZ，266MHZ，300MHZ and 333MHZ(工作頻率233，266，300和333兆赫茲32位處理器) |
| 中文描述： | 32位處理器，233MHZ，266MHz的的300MHz和333MHz的（工作頻率23326.63萬和333兆赫茲32位處理器） |
| 文件頁數(shù)： | 28/94頁 |
| 文件大?。?/td> | 892K |
| 代理商： | PENTIUM II PROCESSOR |
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PENTIUM II PROCESSOR AT 233 MHZ, 266 MHZ, 300 MHZ, AND 333 MHZ
E
28
Table 11. Valid Slot 1 System Bus, Core Frequency and Cache Bus Frequencies
1, 2
BCLK Frequency
(MHz)
Frequency Multipliers
Supported
Core Frequency
Rating (MHz)
L2 Cache Frequency
(MHz)
66.67
7/2
233.33
116.67
3
66.67
4
266.66
133.33
3
66.67
4
266.67
133.33
4
66.67
9/2
300.00
150.00
3
66.67
5
333.33
166.67
4
NOTES:
1.
2.
3.
4.
Contact your local Intel representative for the latest information on processor frequencies and/or frequency multipliers.
While other bus ratios are defined, operation at frequencies other than those listed are not supported.
This specification applies to CPU ID 63x.
This specification applies to CPU ID 65x.
Table 12. GTL+ Signal Groups System Bus AC Specifications
1, 2
T#
Parameter
Min
Max
Unit
Figure
Notes
T7:
GTL+ Output Valid Delay
1.07
6.37
ns
8
3
T8:
GTL+ Input Setup Time
2.53
ns
9
4, 5, 6
T9:
GTL+ Input Hold Time
1.53
ns
9
7
T10:
RESET# Pulse Width
1.00
ms
12
8
NOTES:
1.
2.
Not 100% tested. Specified by design characterization.
All AC timings for the GTL+ signals are referenced to the BCLK rising edge at 0.70 V at the processor edge fingers. All
GTL+ signal timings (address bus, data bus, etc.) are referenced at 1.00 V at the processor edge fingers.
Valid delay timings for these signals are specified into 50
to 1.5 V.
A minimum of 3 clocks must be specified between two active-to-inactive transitions of TRDY#.
RESET# can be asserted (active) asynchronously, but must be deasserted synchronously.
Specification is for a minimum 0.40 V swing.
Specification is for a maximum 1.0 V swing.
After Vcc
CORE
, Vcc
L2
and BCLK become stable.
3.
4.
5.
6.
7.
8.
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