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參數(shù)資料
| 型號： | pentium II processor |
| 廠商： | Intel Corp. |
| 英文描述： | 32 bit processor AT 233MHZ，266MHZ，300MHZ and 333MHZ(工作頻率233，266，300和333兆赫茲32位處理器) |
| 中文描述： | 32位處理器，233MHZ，266MHz的的300MHz和333MHz的（工作頻率23326.63萬和333兆赫茲32位處理器） |
| 文件頁數(shù)： | 37/94頁 |
| 文件大?。?/td> | 892K |
| 代理商： | PENTIUM II PROCESSOR |
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E
PENTIUM II PROCESSOR AT 233 MHZ, 266 MHZ, 300 MHZ, AND 333 MHZ
37
3.0.
SYSTEM BUS SIGNAL
SIMULATIONS
Many scenarios have been simulated to generate a
set of GTL+ layout guidelines which are available in
the Pentium
II Processor GTL+ Guidelines (Order
Number 243330). Refer to the Pentium
II Processor
Developer’s Manual(Order Number 243341) for the
GTL+ buffer specification. All wave terms described
below are simulated at the contact to the processor
edge fingers.
3.1.
System Bus Clock (BCLK)
Signal Quality Specifications
Table 17 describes the signal quality for the System
Bus clock (BCLK) signal. Figure 15 describes the
signal quality wave form for the System Bus clock.
Table 17. BCLK Signal Quality Specifications
T#
Parameter
Min
Nom
Max
Unit
Figure
Notes
V1:
BCLK V
IL
BCLK V
IH
V
IN
Absolute Voltage
Range
0.7
V
7
V2:
1.8
V
7
V3:
–0.5
3.3
V
7
Overshoot,
Undershoot
V4:
Rising Edge Ringback
2.0
V
7
Absolute Value
1
V5:
Falling Edge Ringback
0.5
V
7
Absolute Value
1
V6:
Tline Ledge Voltage
1.0
1.7
V
7
At Ledge Midpoint
2
V7:
Tline Ledge Oscillation
0.2
V
7
Peak-to-Peak
3
NOTES:
1.
The rising and falling edge ringback voltage specified is the minimum (rising) or maximum (falling) absolute voltage the
BCLK signal can dip back to after passing the V
IH
(rising) or V
IL
(falling) voltage limits.
The BCLK at the processor edge fingers may have a dip or ledge midway on the rising or falling edge. The midpoint
voltage level of this ledge must be within the range specified.
The ledge (V13) is allowed to have peak-to-peak oscillation as specified.
2.
3.
T3
V3
V5
V3
V2
V1
V7
V6
T6
T4
T5
V4
000808
Figure 15. BCLK, TCK, PICCLK Generic Clock Wave form at the Processor Edge Fingers
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PDF描述 |
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