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參數(shù)資料
| 型號： | Q67231-H1007 |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 英文描述： | ICs for Communications |
| 中文描述： | 通信集成電路 |
| 文件頁數(shù)： | 109/433頁 |
| 文件大?。?/td> | 3153K |
| 代理商： | Q67231-H1007 |
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PEB 20560
Functional Block Description
Semiconductor Group
2-63
2003-08
2.7.3
Control of External Memories / Registers
The external data and program memories are accessed through a multiplexed data and
program bus. This bus includes a 16-bit address bus (CA) and 16-bit data bus (CD). The
DCU is generating the read and write controls for these memories and controls the input
and output pads.
The external bus is usually used for fetching program instructions, therefore it’s defined
with program priority. It means that every external bus sequence starts with a program
fetch (always zero wait states). If there is need for data access, the external bus
sequence is extended to a minimum of 4 cycles in the following way:
cycle 1 - Program fetch
cycle 2 - IDLE1 cycle
cycle 3 - Data access (can be extended up to 8 cycles = 7 wait states)
cycle 4 - IDLE2 cycle
If instead of a program fetch there is a program write, the OAK receives three wait states
(see program write diagram). The program write is always performed by the OAK using
the MOVD instruction (it ensures that a program write will never be in parallel to a data
access). The MOVD instruction is a four cycle instruction therefore, due to the extra wait
Table 2-16 DSP Data Address Space
Address
Size
Number
of Wait
States
0
0-7
0
0
2)
0-7
1
0
Number
of DSP
Cycles
1
4-11
1)
1
1
2)
4-11
1)
2
1
Description
0000
H
-03FF
H
0400
H
-3FFF
H
4000
H
-BFFF
H
C000
H
-DFFF
H
E000
H
-EFFF
H
F000
H
-F0FF
H
F100
H
-F3FF
H
F400
H
- F7EE
H
F7F0
H
-F7FF
H
F800
H
-FDFF
H
FE00
H
-FFFF
H
1 KW
15 KW
32 KW
8 KW
4 KW
256 W
0.75 KW
1 KW-16
16 W
1.5 KW
0.5 KW
Internal XRAM
unused
External data memory
OAK memory mapped registers
unused
Circular RAM buffer
unused
Emulation mail box (on CDI)
OCEM Registers
unused
Internal YRAM
1)
For accessing the external data memory 0 to 7 waitstates can be selected. This leads to three to ten more DSP
cycles for external data read and write.
2)
If the DSP tries to write to the circular buffer in the same time that the PEDIU uses it, the PEDIU has higher
priority. In this case, up to four more DSP cycles will be added to the access.
The User should dedicate 0.5 KWord of Program RAM for the monitor (the routine used by the emulator).
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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