參數資料
型號： Q67231-H1007
廠商： INFINEON TECHNOLOGIES AG
英文描述： ICs for Communications
中文描述： 通信集成電路
文件頁數： 223/433頁
文件大小： 3153K
代理商： Q67231-H1007
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PEB 20560
Operational Description
Semiconductor Group
3-17
2003-08
3.1.6
Initialization Procedure
For proper initialization of the DOC the following procedure is recommended:
3.1.6.1
Refer to
chapter 2.1.2.2
“Reset Logic”.
Hardware Reset
3.1.6.2
EPIC
-1 Initialization
3.1.6.2.1
The PCM- and CFI-configuration registers (PMOD, PBNR,
…
, CMD1, CMD2,
…
) should
be programmed to the values required for the application. The correct setting of the
PCM- and CFI-registers is important in order to obtain a reference clock (RCL) which is
consistent with the externally applied clock signals.
The state of the operation mode (OMDR:OMS1…0 bits) does not matter for this
programming step.
PMOD =
PCM-mode, timing characteristics, etc.
PBNR
=
Number of bits per PCM-frame
POFD
=
PCM-offset downstream
POFU
=
PCM-offset upstream
PCSR
=
PCM-timing
CMD1
=
CFI-mode, timing characteristics, etc.
CMD2
=
CFI-timing
CBNR
=
Number of bits per CFI-frame
CTAR
=
CFI-offset (time-slots)
CBSR
=
CFI-offset (bits)
CSCR
=
CFI-sub channel positions
EPIC
Registers Initialization
3.1.6.2.2
Control Memory Reset
Since the hardware reset does not affect the EPIC-1 memories (Control and Data
Memories), it is mandatory to perform a “software reset” of the CM. The CM-code ‘0000’
(unassigned channel) should be written to each location of the CM. The data written to
the CM-data field is then don’t care, e.g. FF
H
.
OMDR:OMS1…0 must be to ‘00’
B
for this procedure (reset value).
MADR
=
FF
H
MACR
=
70
H
Wait for EPIC.STAR:MAC = 0
The resetting of the complete CM takes 256 RCL-clock cycles. During this time, the
EPIC.STAR:MAC-bit is set to logical 1.
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PDF描述
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Q68000-A803-S3 PROGRAMMABLE UNIJUNCTION TRANSISTOR
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