參數(shù)資料
型號(hào)： Q67231-H1007
廠商： INFINEON TECHNOLOGIES AG
英文描述： ICs for Communications
中文描述： 通信集成電路
文件頁數(shù)： 5/433頁
文件大?。?/td> 3153K
代理商： Q67231-H1007
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Semiconductor Group
I-3
2003-08
PEB 20560
Table of Contents
2.8.2
2.8.2.1
2.8.2.2
2.8.2.3
2.8.2.4
2.8.2.5
2.8.2.6
Page
PEDIU Internal Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-93
PEDIU Control Register (UCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-93
PEDIU Status Register (USR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-97
PEDIU Input Stream Bypass Enable Register (UISBPER) . . . . . . 2-101
PEDIU Output Stream Bypass Enable Register (UOSBPER) . . . 2-103
PEDIU Tri-State Register (UTSR) . . . . . . . . . . . . . . . . . . . . . . . . 2-104
PEDIU ROM Test Address Register (UPRTAR) and
PEDIU ROM Test Data Register (UPRTDR) . . . . . . . . . . . . . . . . 2-106
PEDIU Synchronization and Clock Rates . . . . . . . . . . . . . . . . . . . . 2-107
PEDIU Synchronization by FSC and DCL . . . . . . . . . . . . . . . . . . 2-107
Restrictions on PEDIU Clock Rates . . . . . . . . . . . . . . . . . . . . . . . 2-108
PEDIU Address Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-108
PEDIU Data Processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-109
PEDIU Serial Data Processing . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-109
PEDIU Parallel Data Processing . . . . . . . . . . . . . . . . . . . . . . . . . 2-109
The Circular Buffer Address Method . . . . . . . . . . . . . . . . . . . . . . 2-111
a-/
μ
-law Conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-114
On-chip Emulation (OCEM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-115
Mailbox . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-115
μ
P Mailbox . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-115
OAK Mailbox . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-116
μ
P Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-118
Compatibility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-118
Memory and I/O Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-118
Clock Generator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-119
Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-119
Types of Clock Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-120
Input/Output Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-120
Clock Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-120
Clocks Generator Registers Description . . . . . . . . . . . . . . . . . . . . . 2-125
Clocks Select 0 Register (CCSEL0) . . . . . . . . . . . . . . . . . . . . . . . 2-125
Clocks Select 1 Register (CCSEL1) . . . . . . . . . . . . . . . . . . . . . . . 2-126
Clocks Select 2 Register (CCSEL2) . . . . . . . . . . . . . . . . . . . . . . . 2-128
Interrupt Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-129
MASK (IMASK0, IMASK1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-129
Interrupt Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-130
Interrupt Priority (IPAR0, IPAR1, IPAR2) . . . . . . . . . . . . . . . . . . . . 2-130
Interrupt Cascading . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-132
Slave Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-133
Daisy Chaining . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-134
Global Interrupt Status Registers (IGIS0 and IGIS1) . . . . . . . . . . . 2-135
Universal Asynchronous Receiver/Transmitter (UART) . . . . . . . . . . 2-136
2.8.3
2.8.3.1
2.8.3.2
2.8.4
2.8.5
2.8.5.1
2.8.5.2
2.8.5.3
2.8.6
2.9
2.10
2.10.1
2.10.2
2.11
2.11.1
2.11.2
2.12
2.12.1
2.12.2
2.12.2.1
2.12.2.2
2.12.3
2.12.3.1
2.12.3.2
2.12.3.3
2.13
2.13.1
2.13.2
2.13.3
2.13.4
2.13.4.1
2.13.4.2
2.13.5
2.14
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