參數資料
型號： Q67231-H1007
廠商： INFINEON TECHNOLOGIES AG
英文描述： ICs for Communications
中文描述： 通信集成電路
文件頁數： 227/433頁
文件大?。?/td> 3153K
代理商： Q67231-H1007
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PEB 20560
Operational Description
Semiconductor Group
3-21
2003-08
Depending on the features desired, the following registers may also require initializing
before powering up the SACCO:
Table 3-4
Feature
Clock mode 2
Masking selected interrupts
DMA controlled data transfer
Check on receive length
The CCR1 is the final minimum register that has to be programmed to initialize the
SACCO. In addition to defining the serial port configuration, the CCR1 sets the clock
mode and allows the CPU to power-up or power-down the SACCO.
In power-down mode all internal clocks are disabled, and no interrupts are forwarded to
the CPU. This state can be used as standby mode for reduced power consumption.
Switching between power-up or power-down mode has no effect on the contents of the
register, i.e. the internal state remains stored.
After power-up of the SACCO, the CPU should bring the transmitter and receiver to a
defined state by issuing a XRES (transmitter reset) and RHR (receiver reset) command
via the CMDR-register. The SACCO will then be ready to transmit and receive data.
The CPU controls the data transfer phase mainly by commands to the SACCO via the
CMDR-register, and by interrupt indications from the SACCO to the CPU. Status
information that does not trigger an interrupt is constantly available in the STAR-register.
3.1.6.4
Initialization of D-Channel Arbiter
The D-channel arbiter links the SACCO-A to the CFI of the EPIC-1 part of the ELIC. Thus
the EPIC-1 and SACCO-parts of the ELIC should be initialized before initializing the
D-channel arbiter.
For subscribers wishing to communicate with the SACCO-A, the correct pre-processed
channel code must have been programmed in the EPIC-1’s control memory. In
downstream direction, this code is CMC = 1010 for the even time-slot and CMC = 1011
for the odd time-slot. In upstream direction, any pre-processed channel code is also valid
for arbiter operation. This is shown in
Figure 3-3
of
chapter 3.1.3.3
. For an example
refer to
chapter 3.1.6.2.3
.
If the MR-bit is used to block downstream subscribers, the blocking code MR = ‘0’
B
can
be written as MADR = ‘11xxxx01’
B
when initializing the even downstream time-slot. The
‘x’ stand for the C/I-code. This also is shown in
Figure 3-3
.
If the C/I-code is used to block downstream subscribers, such subscribers must be
activated with the C/I-code ‘1100’
B
, not ‘1000’
B
.
Feature Dependent Register Set-up
Register(s)
TSAR, TSAC, XCCR, RCCR
MASK
XBCH
RLCR
相關PDF資料
PDF描述
Q68000-A3870 TRANS PREBIASED NPN 150MW SOT523
Q68000-A803-S1 PROGRAMMABLE UNIJUNCTION TRANSISTOR
Q68000-A803-S2 PROGRAMMABLE UNIJUNCTION TRANSISTOR
Q68000-A803-S3 PROGRAMMABLE UNIJUNCTION TRANSISTOR
Q68000-A8615 GaAs MMIC (Two stages monolithic microwave IC MMICAmplifier All gold metallisation)
相關代理商/技術參數
參數描述
Q674708 制造商:Panasonic Industrial Devices 功能描述:KIT CAP RADIAL NHG SER 180 PCS
Q674738 制造商:Panasonic Industrial Devices 功能描述:KIT CAP RADIAL M SERIES 170 PCS
Q68000-A2285 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:NPN Silicon AF Transistors (High current gain High collector current)
Q68000-A2485 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:PNP Silicon Darlington Transistors
Q68000-A2625 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:PNP Silicon Darlington Transistors
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