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參數(shù)資料
| 型號： | Q67231-H1007 |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 英文描述： | ICs for Communications |
| 中文描述： | 通信集成電路 |
| 文件頁數(shù)： | 154/433頁 |
| 文件大?。?/td> | 3153K |
| 代理商： | Q67231-H1007 |
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PEB 20560
Functional Block Description
Semiconductor Group
2-108
2003-08
2.8.3.2
Restrictions on PEDIU Clock Rates
The PEDIU should synchronize FSC DCL and input data streams (down-streams) to the
DSP 2-phase system clock. The DSP clock rate can be 20 MHz, 30 MHz, or 40 MHz:
When working with DCL rate of 4.096 MHz, the PEDIU will work correctly with any of
these DSP rates.
When working with DCL rate of 8.192 MHz, the DSP rate is restricted to 40 MHz.
2.8.4
PEDIU Address Space
The PEDIU address space includes 2 address sub-spaces:
The PEDIU-RAM (circular-buffer) address space
The PEDIU register address space.
The PEDIU distinguishes between accesses to these two sub-spaces by 4 signals,
which come from the DCL:
Read and write signals to the RAM space
Read and write signals to the register space
Accesses of DSP to the register space will be done immediately without any wait states.
During DSP accesses to the RAM address space, some wait states might be necessary,
when the PEDIU DMA accesses the RAM at the same time.
The PEDIU-RAM address-space in the DSP address space is between the addresses:
0xF000 - 0xF3FF. The value in the 8 lsbs define the shift in the PEDIU RAM.
The PEDIU register space in the DSP address space is between the addresses:
0xC100 - 0xC10F.
Table 2-26
specifies the use of each address in this space.
Table 2-26 PEDIU Registers Addresses in the DSP Address Space
Address
Use
C100
H
read and write UCR
C101
H
read and write USR
C102
H
set UISBPER
C103
H
reset UISBPER
C104
H
read UISBPER
C105
H
read UOSBPER
C106
H
set UOSBPER
C107
H
reset UOSBPER
C108
H
set UTSR
C109
H
reset UTSR
C10A
H
read UTSR
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PDF描述 |
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