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參數(shù)資料
| 型號(hào)： | SC1100UFH-266 |
| 廠商： | National Semiconductor Corporation |
| 英文描述： | Geode⑩ Information Appliance On a Chip |
| 中文描述： | Geode⑩信息家電在一個(gè)芯片 |
| 文件頁數(shù)： | 54/348頁 |
| 文件大?。?/td> | 2063K |
| 代理商： | SC1100UFH-266 |
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www.national.com
54
Revision 1.1
G
General Configuration Block
(Continued)
4
IRTXEN (Infrared Transmitter Enable).
This bit enables the drive of Infrared transmitter’s output.
0:
IRTX+GXCLK+TEST3 line (ball C20) is HiZ.
1: IRTX+GXCLK+TEST3 line (ball C20) is enabled.
BUS16 (16-Bit Wide Boot Memory). (Read Only)
This bit reports the status of the BOOT16 strap (ball C23). If the
BOOT16 strap is pulled high, at reset 16-bit access to ROM in the Sub-ISA interface is enabled. MCR[14] = 1 inverts the
meaning of this register, however, this bit reflects the value of the BOOT16 strap regardless of the setting of MCR[14].
0
:
8-bit wide ROM.
1: 16-bit wide ROM.
F5B5ZWS (Enable ZWS for F5BAR5CS# Access).
Enables internal activation of ZWS# (Zero Wait States) control for
F5BAR5CS# access.
0: ZWS is not active for F5BAR5CS# access.
1: ZWS is active for F5BAR5CS# access.
Reserved.
Write as read.
SDBE0 (Slave Disconnect Boundary Enable).
Works in conjunction with the GX1 module’s PCI Control Function 2 Regis-
ter (Index 41h), bit 1 (SDBE1). Sets boundaries for when the GX1 module is a PCI slave.
SDBE[1:0]
00: Read and Write disconnect on boundaries set by bits [3:2] of the GX1 module’s PCI Control Function 2 register (Index
41h).
01: Write disconnects on boundaries set by bits [3:2] of the GX1 module’s PCI Control Function 2 register. Read discon-
nects on cache line boundary of 16 bytes.
1x: Read and Write disconnect on cache line boundary of 16 bytes.
This bit is reset to 1.
All PCI bus masters (including SC1100’s on-chip PCI bus masters, e.g., the USB Controller) must be disabled while modify-
ing this bit. When accessing this register while any PCI bus master is enabled, use read-modify-write to ensure this bit con-
tents is unchanged.
Note:
When Slave Disconnect Boundary is disabled for Write, the cache should use Write Through Mode instead of
Write Back Mode. The Write Through Mode implies some overall performance degradation since all Writes go to
Memory. If the Write back Mode is used in this case, the cache coherency cannot be guaranteed.
3
2
1
0
Offset 38h
Width: Byte
This register selects the IRQ signal of the combined WATCHDOG and High-Resolution Timer interrupt. This interrupt is shareable with
other interrupt sources.
Interrupt Selection Register - INTSEL (R/W)
Reset Value: 00h
7:4
3:0
Reserved.
Write as read.
CBIRQ.
Configuration Block Interrupt.
0000: Disable
0001: IRQ1
0010: Reserved
0011: IRQ3
0100: IRQ4
0101: IRQ5
0110: IRQ6
0111: IRQ7
1000: IRQ8#
1001: IRQ9
1010: IRQ10
1011: IRQ11
1100: IRQ12
1101: Reserved
1110: IRQ14
1111: IRQ15
Offset 3Ch
Width: Byte
This register identifies the IA On a Chip device.
IA On a Chip Identification Number Register - IID (RO)
Reset Value: 06h
Offset 3Dh
Width: Byte
This register identifies the device revision. See device errata for value.
Revision Register - REV (RO)
Reset Value: xxh
Offset 3Eh
Width: WORD
This register sets the base address of the Configuration block.
Configuration Base Address Register - CBA (RO)
Reset Value: xxxxh
15:6
5:0
Configuration Base Address.
These bits are the high bits of the Configuration Base Address.
Configuration Base Address.
These bits are the low bits of the Configuration Base Address. These bits are set to 0.
Table 3-2. Multiplexing, Interrupt Selection, and Base Address Registers (Continued)
Bit
Description
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PDF描述 |
|---|---|
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參數(shù)描述 |
|---|---|
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