參數(shù)資料
型號： TMX320DM642GNZ500
廠商： TEXAS INSTRUMENTS INC
元件分類： 數(shù)字信號處理
英文描述： 64-BIT, 75.19 MHz, OTHER DSP, PBGA548
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, BGA-548
文件頁數(shù)： 170/181頁
文件大?。?/td> 2291K
代理商： TMX320DM642GNZ500
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Terminal Functions
89
July 2002 Revised March 2004
SPRS200E
Table 210. Terminal Functions (Continued)
SIGNAL
DESCRIPTION
IPD/
IPU
TYPE
NAME
DESCRIPTION
IPD/
IPU
TYPE
NO.
ETHERNET MAC (EMAC)
HD31/AD31/MRCLK§
G1
I
EMAC Media Independent I/F (MII) data, clocks, and control pins for Transmit/Receive.
MII transmit clock (MTCLK),
HD30/AD30/MCRS§
H3
I
EMAC Media Independent I/F (MII) data, clocks, and control pins for Transmit/Receive.
MII transmit clock (MTCLK),
Transmit clock source from the attached PHY.
HD29/AD29/MRXER§
G2
I
Transmit clock source from the attached PHY.
MII transmit data (MTXD[3:0]),
HD28/AD28/MRXDV§
J4
I
MII transmit data (MTXD[3:0]),
Transmit data nibble synchronous with transmit clock (MTCLK).
MII transmit enable (MTXEN),
HD27/AD27/MRXD3§
H2
I
MII transmit enable (MTXEN),
This signal indicates a valid transmit data on the transmit data pins (MTDX[3:0]).
HD26/AD26/MRXD2§
J3
I
This signal indicates a valid transmit data on the transmit data pins (MTDX[3:0]).
MII collision sense (MCOL)
Assertion of this signal during half-duplex operation indicates network collision.
HD25/AD25/MRXD1§
J1
I
MII collision sense (MCOL)
Assertion of this signal during half-duplex operation indicates network collision.
During full-duplex operation, transmission of new frames will not begin if this pin is
HD24/AD24/MRXD0§
K4
I
During full-duplex operation, transmission of new frames will not begin if this pin is
asserted.
MII carrier sense (MCRS)
HD22/AD22/MTCLK§
L4
I
asserted.
MII carrier sense (MCRS)
Indicates a frame carrier signal is being received.
HD21/AD21/MCOL§
K2
I
Indicates a frame carrier signal is being received.
MII receive data (MRXD[3:0]),
Receive data nibble synchronous with receive clock (MRCLK).
HD20/AD20/MTXEN§
L3
O/Z
MII receive data (MRXD[3:0]),
Receive data nibble synchronous with receive clock (MRCLK).
MII receive clock (MRCLK),
HD19/AD19/MTXD3§
L2
O/Z
MII receive clock (MRCLK),
Receive clock source from the attached PHY.
HD18/AD18/MTXD2§
M4
O/Z
Receive clock source from the attached PHY.
MII receive data valid (MRXDV),
This signal indicates a valid data nibble on the receive data pins (MRDX[3:0]).
HD17/AD17/MTXD1§
M2
O/Z
This signal indicates a valid data nibble on the receive data pins (MRDX[3:0]).
and MII receive error (MRXER),
HD16/AD16/MTXD0§
M3
O/Z
and MII receive error (MRXER),
Indicates reception of a coding error on the receive data.
MULTICHANNEL AUDIO SERIAL PORT 0 (McASP0) CONTROL
VP0D[19]/AHCLKX0§
AC12
I/O/Z
IPD
VP0 input/output data 19 pin (I/O/Z) or McASP0 transmit high-frequency
master clock (I/O/Z).
VP0D[18]/AFSX0§
AD12
I/O/Z
IPD
VP0 input/output data 18 pin (I/O/Z) or McASP0 transmit frame sync or left/right clock
(LRCLK) (I/O/Z).
VP0D[17]/ACLKX0§
AB13
I/O/Z
IPD
VP0 input/output data 17 pin (I/O/Z) or McASP0 transmit bit clock (I/O/Z).
VP0D[16]/AMUTE0§
AC13
O/Z
IPD
VP0 input/output data 16 pin (I/O/Z) or McASP0 mute output (O/Z).
VP0D[15]/AMUTEIN0§
AD13
I/O/Z
IPD
VP0 input/output data 15 pin (I/O/Z) or McASP0 mute input (I/O/Z).
VP0D[14]/AHCLKR0§
AB14
I/O/Z
IPD
VP0 input/output data 14 pin (I/O/Z) or McASP0 receive high-frequency master clock
(I/O/Z).
VP0D[13]/AFSR0§
AC14
I/O/Z
IPD
VP0 input/output data 13 pin (I/O/Z) or McASP0 receive frame sync or left/right clock
(LRCLK) (I/O/Z).
VP0D[12]/ACLKR0§
AD14
I/O/Z
IPD
VP0 input/output data 12 pin (I/O/Z) or McASP0 receive bit clock (I/O/Z).
MULTICHANNEL AUDIO SERIAL PORT 0 (McASP0) DATA
VP1D[19]/AXR0[7]§
AB12
VP1D[18]/AXR0[6]§
AB11
VP1D[17]/AXR0[5]§
AC11
VP1D[16]/AXR0[4]§
AD11
I/O/Z
IPD
VP0 input/output data pins [19:12] (I/O/Z) or McASP0 TX/RX data pins [7:0] (I/O/Z).
VP1D[15]/AXR0[3]§
AE11
I/O/Z
IPD
VP0 input/output data pins [19:12] (I/O/Z) or McASP0 TX/RX data pins [7:0] (I/O/Z).
VP1D[14]/AXR0[2]§
AC10
VP1D[13]/AXR0[1]§
AD10
VP1D[12]/AXR0[0]§
AC9
I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground
IPD = Internal pulldown, IPU = Internal pullup. (These IPD/IPU signal pins feature a 30-k IPD or IPU resistor. To pull up a signal to the opposite
supply rail, a 1-k
resistor should be used.)
§ These pins are multiplexed pins. For more details, see the Device Configurations section of this data sheet.
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