參數(shù)資料
型號(hào)： TMX320DM642GNZ500
廠商： TEXAS INSTRUMENTS INC
元件分類： 數(shù)字信號(hào)處理
英文描述： 64-BIT, 75.19 MHz, OTHER DSP, PBGA548
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, BGA-548
文件頁(yè)數(shù)： 51/181頁(yè)
文件大?。?/td> 2291K
代理商： TMX320DM642GNZ500
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Reset Timing
144
July 2002 Revised March 2004
SPRS200E
5.7
Reset Timing
Table 517. Timing Requirements for Reset (see Figure 522)
NO.
500
600
UNIT
NO.
MIN
MAX
UNIT
1
tw(RST)
Width of the RESET pulse
250
s
16
tsu(boot)
Setup time, boot configuration bits valid before RESET high
4E or 4C
ns
17
th(boot)
Hold time, boot configuration bits valid after RESET high
4E or 4C
ns
AEA[22:19], LENDIAN, PCIEEAI, and HD5/AD5 are the boot configuration pins during device reset.
E = 1/AECLKIN clock frequency in ns. C = 1/CLKIN clock frequency in ns.
Select the MIN parameter value, whichever value is larger.
Table 518. Switching Characteristics Over Recommended Operating Conditions During Reset§||
(see Figure 522)
NO.
PARAMETER
500
600
UNIT
NO.
PARAMETER
MIN
MAX
UNIT
2
td(RSTL-ECKI)
Delay time, RESET low to AECLKIN synchronized internally
2E
3P + 20E
ns
3
td(RSTH-ECKI)
Delay time, RESET high to AECLKIN synchronized internally
2E
8P + 20E
ns
4
td(RSTL-ECKO1HZ)
Delay time, RESET low to AECLKOUT1 high impedance
2E
ns
5
td(RSTH-ECKO1V)
Delay time, RESET high to AECLKOUT1 valid
8P + 20E
ns
6
td(RSTL-EMIFZHZ)
Delay time, RESET low to EMIF Z high impedance
2E
3P + 4E
ns
7
td(RSTH-EMIFZV)
Delay time, RESET high to EMIF Z valid
16E
8P + 20E
ns
8
td(RSTL-EMIFHIV)
Delay time, RESET low to EMIF high group invalid
2E
ns
9
td(RSTH-EMIFHV)
Delay time, RESET high to EMIF high group valid
8P + 20E
ns
10
td(RSTL-EMIFLIV)
Delay time, RESET low to EMIF low group invalid
2E
ns
11
td(RSTH-EMIFLV)
Delay time, RESET high to EMIF low group valid
8P + 20E
ns
12
td(RSTL-LOWIV)
Delay time, RESET low to low group invalid
0
ns
13
td(RSTH-LOWV)
Delay time, RESET high to low group valid
11P
ns
14
td(RSTL-ZHZ)
Delay time, RESET low to Z group high impedance
0
ns
15
td(RSTH-ZV)
Delay time, RESET high to Z group valid
2P
8P
ns
18
td(PCLK-RSTH)
Delay time, PCLK active to RESET high#
32N
ns
§ P = 1/CPU clock frequency in ns. For example, when running parts at 600 MHz, use P = 1.67 ns.
E = the EMIF input clock (AECLKIN, CPU/4 clock, or CPU/6 clock) period in ns for EMIFA.
# N = the PCI input clock (PCLK) period in ns. When PCI is enabled (PCI_EN = 1), this parameter must be met.
|| EMIF Z group consists of:
AEA[22:3], AED[63:0], ACE[3:0], ABE[7:0], AARE/ASDCAS/ASADS/ASRE,AAWE/ASDWE/ASWE,
and AAOE/ASDRAS/ASOE, ASOE3, ASDCKE, and APDT.
EMIF high group consists of: AHOLDA (when the corresponding HOLD input is high)
EMIF low group consists of:
ABUSREQ; AHOLDA (when the corresponding HOLD input is low)
Low group consists of:
XSP_CS, XSP_CLK/MDCLK, and XSP_DO/MDIO; all of which apply only when PCI EEPROM is enabled
(with PCI_EN = 1 and MCBSP2_EN = 0). Otherwise, the CLKX2/XSP_CLK and DX2/XSP_DO pins are in the
Z group. For more details on the PCI configuration pins, see the Device Configurations section of this data sheet.
Z group consists of:
HD[31:0]/AD[31:0] and the muxed EMAC output pins, XSP_CLK/MDCLK, XSP_DO/MDIO, VP0D[2]/CLKX0,
VP1D[2]/CLKX1, VP0D[3]/FSX0, VP1D[3]/FSX1, VP0D[4]/DX0, VP1D[4]/DX1, VP0D[8]/CLKR0,
VP1D[8]/CLKR1, VP0D[7]/FSR0, VP1D[7]/FSR1, TOUT0, TOUT1,
VDAC/GP0[8]/PCI66, GP0[7:0], GP0[10]/PCBE3, HR/W/PCBE2, HDS2/PCBE1, PCBE0, GP0[13]/PINTA,
GP0[11]/PREQ, HDS1/PSERR, HCS/PPERR, HCNTL1/PDEVSEL, HAS/PPAR, HCNTL0/PSTOP,
HHWIL/PTRDY (16-bit HPI mode only), HRDY/PIRDY, HINT/PFRAME, VP0D[19:9, 6,5,1,0],
VP1D[19:9, 6,5,1,0], and VP2D[19:0].
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