參數(shù)資料
型號： TMX320DM642GNZ500
廠商： TEXAS INSTRUMENTS INC
元件分類： 數(shù)字信號處理
英文描述： 64-BIT, 75.19 MHz, OTHER DSP, PBGA548
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, BGA-548
文件頁數(shù)： 72/181頁
文件大?。?/td> 2291K
代理商： TMX320DM642GNZ500
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Multichannel Buffered Serial Port (McBSP) Timing
163
July 2002 Revised March 2004
SPRS200E
Table 535. Timing Requirements for McBSP as SPI Master or Slave:
CLKSTP = 10b, CLKXP = 0 (see Figure 543)
NO.
500
600
UNIT
NO.
MASTER
SLAVE
UNIT
MIN
MAX
MIN
MAX
4
tsu(DRV-CKXL)
Setup time, DR valid before CLKX low
12
2 12P
ns
5
th(CKXL-DRV)
Hold time, DR valid after CLKX low
4
5 + 24P
ns
P = 1/CPU clock frequency in ns. For example, when running parts at 600 MHz, use P = 1.67 ns.
For all SPI Slave modes, CLKG is programmed as 1/4 of the CPU clock by setting CLKSM = CLKGDV = 1.
Table 536. Switching Characteristics Over Recommended Operating Conditions for McBSP as
SPI Master or Slave: CLKSTP = 10b, CLKXP = 0 (see Figure 543)
NO.
PARAMETER
500
600
UNIT
NO.
PARAMETER
MASTER§
SLAVE
UNIT
MIN
MAX
MIN
MAX
1
th(CKXL-FXL)
Hold time, FSX low after CLKX low
T 2
T + 3
ns
2
td(FXL-CKXH)
Delay time, FSX low to CLKX high#
L 2.5
L + 3
ns
3
td(CKXH-DXV)
Delay time, CLKX high to DX valid
2
4
12P + 2.8
20P + 17
ns
6
tdis(CKXL-DXHZ)
Disable time, DX high impedance following last data bit
from CLKX low
L 2
L + 3
ns
7
tdis(FXH-DXHZ)
Disable time, DX high impedance following last data bit
from FSX high
4P + 3
12P + 17
ns
8
td(FXL-DXV)
Delay time, FSX low to DX valid
8P + 1.8
16P + 17
ns
P = 1/CPU clock frequency in ns. For example, when running parts at 600 MHz, use P = 1.67 ns.
For all SPI Slave modes, CLKG is programmed as 1/4 of the CPU clock by setting CLKSM = CLKGDV = 1.
§ S = Sample rate generator input clock = 4P if CLKSM = 1 (P = 1/CPU clock frequency)
=
Sample rate generator input clock = P_clks if CLKSM = 0 (P_clks = CLKS period)
T =
CLKX period = (1 + CLKGDV) * S
H =
CLKX high pulse width = (CLKGDV/2 + 1) * S if CLKGDV is even
= (CLKGDV + 1)/2 * S if CLKGDV is odd or zero
L =
CLKX low pulse width
= (CLKGDV/2) * S if CLKGDV is even
= (CLKGDV + 1)/2 * S if CLKGDV is odd or zero
FSRP = FSXP = 1. As a SPI Master, FSX is inverted to provide active-low slave-enable output. As a Slave, the active-low signal input on FSX
and FSR is inverted before being used internally.
CLKXM = FSXM = 1, CLKRM = FSRM = 0 for Master McBSP
CLKXM = CLKRM = FSXM = FSRM = 0 for Slave McBSP
# FSX should be low before the rising edge of clock to enable Slave devices and then begin a SPI transfer at the rising edge of the Master clock
(CLKX).
Bit 0
Bit(n-1)
(n-2)
(n-3)
(n-4)
Bit 0
Bit(n-1)
(n-2)
(n-3)
(n-4)
5
4
3
8
7
6
2
1
CLKX
FSX
DX
DR
Figure 543. McBSP Timing as SPI Master or Slave: CLKSTP = 10b, CLKXP = 0
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