參數(shù)資料
型號(hào)： TMX320DM642GNZ500
廠商： TEXAS INSTRUMENTS INC
元件分類(lèi)： 數(shù)字信號(hào)處理
英文描述： 64-BIT, 75.19 MHz, OTHER DSP, PBGA548
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, BGA-548
文件頁(yè)數(shù)： 49/181頁(yè)
文件大?。?/td> 2291K
代理商： TMX320DM642GNZ500
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HOLD/HOLDA Timing
142
July 2002 Revised March 2004
SPRS200E
5.5
HOLD/HOLDA Timing
Table 514. Timing Requirements for the HOLD/HOLDA Cycles for EMIFA Module (see Figure 520)
NO.
500
600
UNIT
NO.
MIN
MAX
MIN
MAX
UNIT
3
toh(HOLDAL-HOLDL) Hold time, HOLD low after HOLDA low
E
ns
E = the EMIF input clock (ECLKIN, CPU/4 clock, or CPU/6 clock) period in ns for EMIFA.
Table 515. Switching Characteristics Over Recommended Operating Conditions for the HOLD/HOLDA
Cycles for EMIFA Module§ (see Figure 520)
NO.
PARAMETER
500
600
UNIT
NO.
PARAMETER
MIN
MAX
MIN
MAX
UNIT
1
td(HOLDL-EMHZ)
Delay time, HOLD low to EMIFA Bus high impedance
2E
2E
ns
2
td(EMHZ-HOLDAL)
Delay time, EMIF Bus high impedance to HOLDA low
0
2E
0
2E
ns
4
td(HOLDH-EMLZ)
Delay time, HOLD high to EMIF Bus low impedance
2E
7E
2E
7E
ns
5
td(EMLZ-HOLDAH)
Delay time, EMIFA Bus low impedance to HOLDA high
0
2E
0
2E
ns
6
td(HOLDL-EKOHZ)
Delay time, HOLD low to AECLKOUTx high impedance
2E
2E
ns
7
td(HOLDH-EKOLZ)
Delay time, HOLD high to AECLKOUTx low impedance
2E
7E
2E
7E
ns
E = the EMIF input clock (ECLKIN, CPU/4 clock, or CPU/6 clock) period in ns for EMIFA.
EMIFA Bus consists of: ACE[3:0], ABE[7:0], AED[63:0], AEA[22:3], AARE/ASDCAS/ASADS/ASRE, AAOE/ASDRAS/ASOE, and
AAWE/ASDWE/ASWE , ASDCKE, ASOE3, and APDT.
§ The EKxHZ bits in the EMIF Global Control register (GBLCTL) determine the state of the ECLKOUTx signals during HOLDA. If EKxHZ = 0,
ECLKOUTx continues clocking during Hold mode. If EKxHZ = 1, ECLKOUTx goes to high impedance during Hold mode, as shown in Figure 520.
All pending EMIF transactions are allowed to complete before HOLDA is asserted. If no bus transactions are occurring, then the minimum delay
time can be achieved. Also, bus hold can be indefinitely delayed by setting NOHOLD = 1.
HOLD
HOLDA
EMIF Bus
DSP Owns Bus
External Requestor
Owns Bus
DSP Owns Bus
DM642
1
3
25
4
AECLKOUTx
(EKxHZ = 0)
AECLKOUTx
(EKxHZ = 1)
6
7
EMIFA Bus consists of: ACE[3:0], ABE[7:0], AED[63:0], AEA[22:3], AARE/ASDCAS/ASADS/ASRE, AAOE/ASDRAS/ASOE, and
AAWE/ASDWE/ASWE, ASDCKE, ASOE3, and APDT.
The EKxHZ bits in the EMIF Global Control register (GBLCTL) determine the state of the ECLKOUTx signals during HOLDA. If EKxHZ = 0,
ECLKOUTx continues clocking during Hold mode. If EKxHZ = 1, ECLKOUTx goes to high impedance during Hold mode, as shown in Figure 520.
Figure 520. HOLD/HOLDA Timing for EMIFA
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PDF描述
TN4002PM 10 MHz - 500 MHz RF/MICROWAVE WIDE BAND LOW POWER AMPLIFIER
TN5171PM 20 MHz - 150 MHz RF/MICROWAVE WIDE BAND MEDIUM POWER AMPLIFIER
TOCP172-1MB 970/1000 um, MULTI MODE, SIMPLEX FIBER OPTIC CONNECTOR
TOCP172-20CB 970/1000 um, MULTI MODE, SIMPLEX FIBER OPTIC CONNECTOR
TOD5202FE Optoelectronic
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