iii
Contents
Section
Title
Page
1
Overview
1.1
1.2
1.3
1.4
1.5
1–1
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19
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2
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2
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21
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2
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TSB12LV32 Description
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
TSB12LV32-EP Features
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Functional Block Diagram
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Terminal Assignments
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Terminal Functions
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.5.1 STAT0, STAT1, and STAT2 Programming
Ordering Information
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Internal Registers
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.1
TSB12LV32 Configuration Registers
2.2
Configuration Register Definitions
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.1 Version Register at 00h
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.2 Data Mover Control Register at 04h
2.2.3 Control Register at 08h
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.4 Interrupt/Interrupt Mask Register at 0Ch and 10h
2.2.5 Cycle Timer Register at 14h
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.6 Isochronous Port Register at 18h
2.2.7 Maint_Control Register at 1Ch
2.2.8 Diagnostic Register at 20h
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.9 Phy Access Register at 24h
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.10 Reserved Registers at 28h
–
2Ch
2.2.11 FIFO Status Register at 30h
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.12 Bus Reset Register at 34h
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.13 Header0 Register at 38h
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.14 Header1 Register at 3Ch
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.15 Header2 Register at 40h
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.16 Header3 Register at 44h
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.17 Trailer Register at 48h
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.18 Asynchronous Retry Register at 4Ch
2.2.19 Asynchronous Retry Register at 4Ch
Microcontroller Interface
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1
Microcontroller Byte Stack (Write) Operation
3.2
Microcontroller Byte Unstack (Read)
3.3
Microcontroller Interface Read/Write Timing
3.3.1 Microcontroller Handshake Mode
3.3.2 Microcontroller Fixed-Timing Mode
3.3.3 Microcontroller ColdFire Mode
3.3.4 Microcontroller Critical TIming
3.3.5 Endian Swapping
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . . . . . . .
1.6
2
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3
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