參數(shù)資料
型號： XC3SD1800A-4CSG484LI
廠商： Xilinx Inc
文件頁數(shù)： 40/101頁
文件大?。?/td> 0K
描述： IC FPGA SPARTAN 3 DSP 484CSGBGA
標準包裝： 84
系列： Spartan®-3A DSP
LAB/CLB數(shù)： 4160
邏輯元件/單元數(shù)： 37440
RAM 位總計： 1548288
輸入/輸出數(shù)： 309
門數(shù)： 1800000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 484-FBGA，CSPBGA
供應商設備封裝： 484-CSPBGA
Spartan-3A DSP FPGA Family: DC and Switching Characteristics
DS610 (v3.0) October 4, 2010
Product Specification
43
Table 35: Clock to Out, Propagation Delays, and Maximum Frequency for the DSP48A
Symbol
Description
Pre-adder
Multiplier
Post-adder
Speed Grade
Units
-5
-4
Max
Clock to Out from Output Register Clock to Output Pin
TDSPCKO_PP
CLK (PREG) to P output
–
1.26
1.44
ns
Clock to Out from Pipeline Register Clock to Output Pins
TDSPCKO_PM
CLK (MREG) to P output
–
Yes
3.16
3.63
ns
–
Yes
No
1.94
2.23
ns
Clock to Out from Input Register Clock to Output Pins
TDSPCKO_PA
CLK (AREG) to P output
–
Yes
6.33
7.27
ns
TDSPCKO_PB
CLK (BREG) to P output
Yes
7.45
8.56
ns
TDSPCKO_PC
CLK (CREG) to P output
–
Yes
3.37
3.87
ns
TDSPCKO_PD
CLK (DREG) to P output
Yes
7.33
8.42
ns
Combinatorial Delays from Input Pins to Output Pins
TDSPDO_AP
TDSPDO_BP
A or B input to P output
–
No
Yes
2.78
3.19
ns
–
Yes
No
4.60
5.28
ns
–
Yes
5.65
6.49
ns
TDSPDO_BP
B input to P output
Yes
No
3.49
4.01
ns
Yes
No
5.79
6.65
ns
Yes
6.74
7.74
ns
TDSPDO_CP
C input to P output
–
Yes
2.76
3.17
ns
TDSPDO_DP
D input to P output
Yes
6.81
7.82
ns
TDSPDO_OPP
OPMODE input to P output
Yes
7.12
8.18
ns
Maximum Frequency
FMAX
All registers used
Yes
287
250
MHz
Notes:
1.
To reference the DSP48A block diagram, see UG431: XtremeDSP DSP48A for Spartan-3A DSP FPGA User Guide.
2.
"Yes" means that the component is in the path. "No" means that the component is being bypassed. “–“ means that no path exists, so it is not
applicable.
3.
The numbers in this table are based on the operating conditions set forth in Table 7.
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