參數資料
型號： XC3SD1800A-4CSG484LI
廠商： Xilinx Inc
文件頁數： 56/101頁
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描述： IC FPGA SPARTAN 3 DSP 484CSGBGA
標準包裝： 84
系列： Spartan®-3A DSP
LAB/CLB數： 4160
邏輯元件/單元數： 37440
RAM 位總計： 1548288
輸入/輸出數： 309
門數： 1800000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 484-FBGA，CSPBGA
供應商設備封裝： 484-CSPBGA
Spartan-3A DSP FPGA Family: DC and Switching Characteristics
DS610 (v3.0) October 4, 2010
Product Specification
58
Byte Peripheral Interface (BPI) Configuration Timing
X-Ref Target - Figure 14
Figure 14: Waveforms for Byte-wide Peripheral Interface (BPI) Configuration
Table 54: Timing for Byte-wide Peripheral Interface (BPI) Configuration Mode
Symbol
Description
Minimum
Maximum
Units
TCCLK1
Initial CCLK clock period
TCCLKn
CCLK clock period after FPGA loads ConfigRate setting
TMINIT
Setup time on M[2:0] mode pins before the rising edge of INIT_B
50
–ns
TINITM
Hold time on M[2:0] mode pins after the rising edge of INIT_B
0
–ns
TINITADDR
Minimum period of initial A[25:0] address cycle; LDC[2:0] and HDC are asserted
and valid
55
TCCLK1
cycles
TCCO
Address A[25:0] outputs valid after CCLK falling edge
TDCC
Setup time on D[7:0] data inputs before CCLK rising edge
See TSMDCC in Table 51
TCCD
Hold time on D[7:0] data inputs after CCLK rising edge
0
–ns
(Input)
PUDC_B must be stable before INIT_B goes High and constant throughout the configuration process.
Data
Address
Data
Address
Byte 0
000_0000
INIT_B
<0:1:0>
M[2:0]
T
MINIT
T
INITM
LDC[2:0]
HDC
CSO_B
Byte 1
000_0001
CCLK
A[25:0]
D[7:0]
T
DCC
T
CCD
T
AVQV
T
CCLK1
(Input)
T
INITADDR
T
CCLKn
T
CCLK1
T
CCO
PUDC_B
New ConfigRate active
Pin initially pulled High by internal pull-up resistor if PUDC_B input is Low.
Pin initially high-impedance (Hi-Z) if PUDC_B input is High.
Mode input pins M[2:0] are sampled when INIT_B goes High. After this point,
input values do not matter until DONE goes High, at which point the mode pins
become user-I/O pins.
(Input)
PROG_B
(Input)
DS529-3_05_090610
(Open-Drain)
Shaded values indicate specifications on attached parallel NOR Flash PROM.
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