參數(shù)資料
型號： XRT74L73
廠商： Exar Corporation
英文描述： 3 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
中文描述： 三通道，自動取款機統(tǒng)一/平價DS3/E3，界定控制器
文件頁數(shù)： 103/488頁
文件大?。?/td> 2829K
代理商： XRT74L73
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XRT74L73
3 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
PRELIMINARY
REV. P1.0.1
104
be disabled. A “1” must be written to this bit in order
to enable this interrupt.
2.2Transmit Cell Processor
2.2.1Brief Description of the Transmit
Cell Processor
The Transmit Cell Processor reads in cells from the
Transmit UTOPIA FIFO (TxFIFO) within the Transmit
UTOPIA Interface block. Immediately after reading in
the cell from the TxFIFO, the Transmit Cell Processor
will verify the “Data Path Integrity Check” pattern
(located in octet # 5, within this cell). Afterwards, the
Transmit Cell Processor optionally computes and
inserts the HEC byte into each cell and optionally
scrambles the cell payload bytes. When the TxFIFO
does not contain a full cell, the Transmit Cell Processor
generates a programmable idle (or unassigned) cell
and inserts it in the transmit stream. The Transmit Cell
Processor provides the capability to write an “out-
bound” OAM cell into the “Transmit OAM Cell” buffer,
and to transmit this OAM cell, upon demand. Addition-
ally, the Transmit Cell Processor is also equipped with a
serial input port which provides a means to externally
insert the value of the GFC (Generic Flow Control)
field for each outbound cell. Figure 15 presents a
simple illustration of the Transmit Cell Processor
block and the associated external pins.
Figure 15 presents a functional block diagram of the
Transmit Cell Processor.
2.2.2Functional Description of Transmit
Cell Processor
The Transmit Cell Processor consists of the following
functional blocks.
Configuration and Status Register
Controller
HEC Byte Calculator
OAM Cell Processor
Cell Scrambler
IDLE Cell Generator
TxUT Interrupt Enable /Status Register (Address-6Eh)
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
TxFIFO Reset
Discard Upon
Parity
Error
TxUT Parity
Error
Interrupt
Enable
TxFIFO
Overrun Inter-
rupt Enable
TCOCA Inter-
rupt
Enable
TxUT Parity
Error
Interrupt
Status
TxFIFO Over-
run Interrupt
Status
TCOCA Inter-
rupt
Status
R/W
R/W
R/W
R/W
R/W
RUR
RUR
RUR
F
IGURE
15. S
IMPLE
I
LLUSTRATION
OF
THE
T
RANSMIT
C
ELL
P
ROCESSOR
B
LOCK
AND
THE
A
SSOCIATED
E
XTERNAL
P
INS
Transmit Cell
Processor
TxCellTxed
TxGFCClk
TxGFCMSB
TxGFC
From Transmit Utopia
Interface
To Transmit PLCP
Processor
相關(guān)PDF資料
PDF描述
XRT74L73IB 3 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
XRT74L74 4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
XRT74L74IB 4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
XRT75L00D E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
XRT75L00DIV E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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XRT74L74 制造商:EXAR 制造商全稱:EXAR 功能描述:4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
XRT74L74IB 制造商:EXAR 制造商全稱:EXAR 功能描述:4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
XRT75L00 制造商:EXAR 制造商全稱:EXAR 功能描述:E3/DS3/STS-1 LINE INTERFACE UNIT WITH JITTER ATTENUATOR
XRT75L00D 制造商:EXAR 制造商全稱:EXAR 功能描述:E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
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