參數(shù)資料
型號： XRT74L73
廠商： Exar Corporation
英文描述： 3 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
中文描述： 三通道，自動取款機統(tǒng)一/平價DS3/E3，界定控制器
文件頁數(shù)： 160/488頁
文件大?。?/td> 2829K
代理商： XRT74L73
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XRT74L73
3 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
REV. P1.0.1
PRELIMINARY
161
Note:
1. The selection of this bit also affects the width of the
Transmit UTOPIA Data bus.
2. The UTOPIA Data Bus width will be 8 bits, upon power
up or reset. Therefore, a “1” must be written to this bit
in order to set the width of the Receive UTOPIA (and the
Transmit UTOPIA data bus) to 16 bits.
3.4.2.1.3Selecting the Cell Size (Number of Octets
per Cell)
The UNI allows the user to select the number of oc-
tets per cell that the Receive UTOPIA Interface block
will process. Specifically, the following cell size op-
tions are available.
If the UTOPIA Data Bus is 8 bits wide then the user
can choose:
– 52 bytes (with no HEC byte in the cell), or
– 53 bytes (with either a dummy or actual HEC byte
in the cell)
If the UTOPIA Data Bus is 16 bits wide then the
user can choose:
– 52 bytes (with no HEC byte in the cell), or
– 54 bytes (with either a dummy or actual HEC byte,
and a stuff byte in the cell)
The selection is made by writing the appropriate data to
bit 3 (CellOf52Bytes) within the UTOPIA Configuration
Register, as depicted below.
The following table specifies the relationship between
the value of this bit and the number of octets/cell that
the Receive UTOPIA Interface block will process.
Note: This selection applies to both the Transmit UTOPIA
and Receive UTOPIA interface blocks. Additionally, the
shaded selection reflects the default condition upon power
up or reset.
An Advisory
The user must insure that the ATM Layer processor
only reads in (from the Receive UTOPIA Interface
block) the “configured” number of octets per cell,
following the latest assertion of the RxUSoC output
pin. If the ATM Layer processor continues to try to
read-in more octets, it will end up reading in in-valid
data.
T
ABLE
28: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
WITHIN
B
IT
0 (U
T
W
IDTH
16)
WITHIN
THE
UTOPIA
C
ONFIGURATION
R
EGISTER
,
AND
THE
OPERATING
WIDTH
OF
THE
UTOPIA D
ATA
B
US
V
ALUE
FOR
U
T
W
IDTH
16
W
IDTH
OF
UTOPIA D
ATA
B
US
0
8 bit wide Data Bus
1
16 bit wide Data Bus
UTOPIA Configuration Register: (Address = 6Ah)
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Unused
Handshake Mode
M-PHY
CellOf52 Bytes
TFIFODepth[1, 0]
UtWidth16
RO
R/W
R/W
R/W
R/W
R/W
T
ABLE
29: T
HE
R
ELATIONSHIP
BETWEEN
THE
VALUE
OF
B
IT
3 (C
ELL
O
F
52B
YTES
)
WITHIN
THE
UTOPIA
C
ONFIGURATION
R
EGISTER
,
AND
THE
NUMBER
OF
OCTETS
PER
CELL
THAT
WILL
BE
PROCESSED
BY THE
T
RANSMIT
AND
R
ECEIVE
UTOPIA I
NTERFACE
BLOCKS
.
C
ELL
O
F
52 B
YTES
N
UMBER
OF
B
YTES
/C
ELLS
0
53 bytes when the UTOPIA Data Bus width is 8 bits wide.
54 bytes when the UTOPIA Data Bus width is 16 bits wide.
1
52 bytes, regardless of the width of the UTOPIA Data Bus
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PDF描述
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