參數(shù)資料
型號： XRT74L73
廠商： Exar Corporation
英文描述： 3 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
中文描述： 三通道，自動取款機統(tǒng)一/平價DS3/E3，界定控制器
文件頁數(shù)： 174/488頁
文件大小： 2829K
代理商： XRT74L73
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XRT74L73
3 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
REV. P1.0.1
PRELIMINARY
175
1. The Receive UTOPIA Data bus is configured to be
16 bits wide. Hence, the data, which the Receive
UTOPIA Interface block places on the Receive
UTOPIA Data bus, is expressed in terms of 16-bit
words (e.g., W0–W26).
2. The Receive UTOPIA Interface Block is configured to
handle 54 bytes/cell. Hence, Figure 46 illustrates the
ATM Layer processor reading 27 words (e.g., W0
through W26) for each ATM cell.
In Figure 46 , the ATM Layer processor is initially reading
ATM cell data from the Receive UTOPIA Interface within
UNI #2 (RxUAddr[4:0] = 03h). However, the ATM Layer
processor is also polling the Receive UTOPIA Interface
block within UNI #1 (RxUAddr[4:0] = 01h) and some
“non-existent” device at RxUAddr[4:0] = 1Fh. The ATM
Layer processor completes its reading of the cell from UNI
#1 at clock edge #4. Afterwards, the ATM Layer will cease
to read any more cell data from UNI #1, and will begin to
read some cell data from UNI #2 (RxUAddr[4:0] = 03h).
The ATM Layer processor will indicates its intention to
select a new UNI device for reading by negating the
RxUEn signal, at clock edge #5 (see the shaded portion of
Figure 46 ). At this time, UNI #1 will notice two things:
1.
The UTOPIA Address for the Receive UTOPIA Inter-
face block, within UNI #1 is on the Receive UTOPIA
Address bus (RxUAddr[4:0] = 01h).
The RxUEn signal has been negated.
2.
UNI #1 will interpret this signaling as an indication that the
ATM Layer processor is going to be performing read oper-
ations from it. Afterwards, the ATM Layer processor will
begin to read ATM cell data from the Receive UTOPIA
Interface block, within UNI #1.
3.4.2.3Receive UTOPIA Interrupt Servicing
The Receive UTOPIA Interface block will generate
interrupts upon the following conditions:
Change of Cell Alignment (e.g., the detection of
“runt” cells)
RxFIFO Overrun
RxFIFO Underrun
If one of these conditions occur and if that particular
condition is enabled for interrupt generation, then
when the local μP/μC reads the UNI Interrupt status
register, as shown below, it should read “xxx1xxxxb”
(where the -b suffix denotes a binary expression, and
the -x denotes a “don’t care” value).
At this point, the local μC/μP has determined that the
Receive UTOPIA Interface block is the source of the
interrupt, and that the Interrupt Service Routine
should branch accordingly.
The next step in the interrupt service routine should be
to determine which of the three Receive UTOPIA Block
interrupt conditions has occurred and is causing the In-
terrupt. In order to accomplish this, the local μP/μC
should now read the “RxUT Interrupt Enable/Status
Register, which is located at address 6Bh in the UNI
device. The bit format of this register is presented be-
low.
UNI Interrupt Status Register (Address = 05h)
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
RxDS3
Interrupt
Status
RxPLCP
Interrupt
Status
RxCP
Interrupt
Status
RxUTOPIA
Interrupt
Status
TxUTOPIA
Interrupt
Status
TxCP
Interrupt
Status
TxDS3
Interrupt
Status
One Sec Inter-
rupt
Status
RO
RO
RO
RO
RO
RO
RO
RUR
x
x
x
x
1
x
x
x
Address = 6Bh, RxUT Interrupt Enable/Status Register
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Unused
RxFIFO Reset
RxFIFO
Overflw
Interrupt
Enable
RxFIFO
Underflw Inter-
rupt Enable
RCOCA
Interrupt
Enable
RxFIFO
Overflw
Interrupt
Status
RxFIFO
Underflw Inter-
rupt
Status
RCOCA
Interrupt
Status
RO
R/W
R/W
R/W
R/W
RUR
RUR
RUR
相關(guān)PDF資料
PDF描述
XRT74L73IB 3 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
XRT74L74 4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
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XRT75L00D E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
XRT75L00DIV E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
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參數(shù)描述
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