參數(shù)資料
型號(hào)： XRT74L73
廠商： Exar Corporation
英文描述： 3 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
中文描述： 三通道，自動(dòng)取款機(jī)統(tǒng)一/平價(jià)DS3/E3，界定控制器
文件頁數(shù)： 140/488頁
文件大?。?/td> 2829K
代理商： XRT74L73
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XRT74L73
3 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
REV. P1.0.1
PRELIMINARY
141
The remaining discussion of the Receive Cell Proces-
sor, within this data sheet, presumes that it (the Re-
ceive Cell Processor) is operating in the “SYNC” state
and is properly delineating cells.
The Overall Cell Filtering/Processing Approach within
the Receive Cell Processor block
Once the Receive Cell Processor is properly delineat-
ing cells then it will proceed to route these cells
through a series of “filters”; prior to allowing these
cells to be written to the RxFIFO within the Receive
UTOPIA Interface block.
The sequence of filtering/processing that each cell
must go through is listed below in sequential order.
HEC Byte Verification
Idle Cell Filtering
User Cell Filteing
Cell Payload De-Scrambling
Inserting of the “Data Path Integrity Check” pattern into
the 5th octet of each cell.
This sequence of processing (within the Receive Cell
Processor) is also illustrated in Figure 30 .
Each of these “Filtering/Processing” steps (within the
Receive Cell Processor) are discussed in detail below.
3.3.2.2HEC Byte Verification
Once the Receive Cell Processor is properly delineat-
ing cells, the Receive Cell Processor will perform “HEC
Byte Verification” of incoming cell data from the
Receive PLCP Processor (or Receive DS3 Framer) in
order to protect against mis-routed or mis-inserted
cells. In performing HEC Byte Verification the Receive
Cell Processor will take the first four bytes of each
cell (e.g., the header bytes) and independently com-
pute its own value for the HEC byte. Afterwards, the
Receive Cell Processor will compare its value of the
HEC byte with the fifth octet that it has received from
the Receive PLCP Processor (or the Receive DS3
Framer). If the two HEC byte values match then the
Receive Cell Processor will retain this cell for further
processing. However, if the Receive Cell Processor
detects errors in the header bytes of a cell, then the
Receive Cell Processor will call up and employs the
“HEC Byte Error Correction/Detection” Algorithm (see
below).
The Receive Cell Processor will compute its version
of the HEC byte via the generating polynomial x
8
+ x
2
+ x + 1. The user should be aware that the HEC bytes
of the incoming cell might have been modulo-2 added
with the coset polynomial x
6
+ x
4
+ x
2
+ 1. If this is the
case then the Receive Cell Processor must be config-
ured to account for this by writing a “1” to Bit 1 (Rx-
Coset Enable) of the RxCP Configuration Register; as
depicted below.
RxCP Configuration Register (Address = 4Ch)
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
RxLCD
RDPChk
Pattern
RDPChk
Pattern Enable
Idle Cell
Discard
OAM Check
Bit
De-Scramble
Enable
RxCoset
Enable
HEC Error
Ignore
RO
R/W
R/W
R/W
R/W
R/W
R/W
R/W
0
x
x
x
x
x
x
x
F
IGURE
30. I
LLUSTRATION
OF
O
VERALL
C
ELL
F
ILTERING
/P
ROCESSING
PROCEDURING
THE
OCCURS
WITHIN
THE
R
ECEIVE
C
ELL
P
ROCESSOR
HEC Byte
Verification
Idle Cell
Filtering
User Cell
Filtering
Insert Data
Path Integrity
Check Pattern
To RxFIFO
(within RxUtopia
InterfaceBlock)
Delineated Cells
From Rx
E3 Framer
相關(guān)PDF資料
PDF描述
XRT74L73IB 3 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
XRT74L74 4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
XRT74L74IB 4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
XRT75L00D E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
XRT75L00DIV E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
XRT74L73IB 制造商:EXAR 制造商全稱:EXAR 功能描述:3 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
XRT74L74 制造商:EXAR 制造商全稱:EXAR 功能描述:4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
XRT74L74IB 制造商:EXAR 制造商全稱:EXAR 功能描述:4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
XRT75L00 制造商:EXAR 制造商全稱:EXAR 功能描述:E3/DS3/STS-1 LINE INTERFACE UNIT WITH JITTER ATTENUATOR
XRT75L00D 制造商:EXAR 制造商全稱:EXAR 功能描述:E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
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