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參數(shù)資料
| 型號： | 79RC32V333-100DH |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 205/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V333-100DH |
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Notes
79RC32438 User Reference Manual
7 - 1
November 4, 2002
Chapter 7
DDR Controller
Introduction
This chapter describes the features, functions, and operations of the Double Data Rate (DDR) controller.
A complete description of the DDR registers is also included.
Features
Supports up to 2GB of DDR SDRAM (using data bus multiplexing and two chip selects)
2 chip selects (each chip select supports 4 internal DDR banks)
Supports 16-bit or 32-bit data bus width using 8, 16, or 32-bit devices
Supports 64 Mb, 128 Mb, 256 Mb, 512 Mb, and 1Gb DDR SDRAM devices
Data bus multiplexing support allows interfacing to standard DDR DIMMs and SODIMMs
Automatic refresh generation
Provides clock signals required for control of external memory devices
Additional Resources
IDT has developed an application note that focuses on designing an interface between the RC32438
and DDR memory and provides some layout considerations. This document —
AN-371, Interfacing the
RC32438 with DDR SDRAM Memory
— can be found on the company’s web site at www.idt.com.
DDR Controller Register Description
Theory of Operation
The DDR controller provides a glueless interface to industry standard Double Data Rate (DDR)
Synchronous Dynamic Random Access Memories (SDRAMs). The DDR controller may be configured to
support a 32-bit or 16-bit data path. When a 16-bit data path is selected, the DDR controller performs byte
Register Offset
1
1.
The address of the register is equal to the register offset added to the base value of 0x1800_0000.
Register Name
Register Function
Size
0x01_8000
DDR0BASE
DDR 0 base
32-bit
0x01_8004
DDR0MASK
DDR 0 mask
32-bit
0x01_8008
DDR1BASE
DDR 1 base
32-bit
0x01_800C
DDR1MASK
DDR 1 mask
32-bit
0x01_8010
DDRC
DDR control
32-bit
0x01_8014
DDR0ABASE
DDR 0 alternate base
32-bit
0x01_8018
DDR0AMASK
DDR 0 alternate mask
32-bit
0x01_801C
DDR0AMAP
DDR 0 alternate mapping
32-bit
0x01_8020
DDRCUST
DDR Custom transaction
32-bit
0x01_8024 through 0x01_FFFF
Reserved
Table 7.1 DDR Controller Register Map
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 79RC32V333-100DHI | 8-Pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-DFN, T/R |
| 79RC32V333-133DH | 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-SOIC 150mil, T/R |
| 79RC32V333-133DHI | Microprocessor |
| 79RC32V333-150DH | 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE |
| 79RC32V333-150DHI | Microprocessor |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 79RC32V333-100DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-133DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-133DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
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