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參數(shù)資料
| 型號(hào)： | 79RC32V333-100DH |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 485/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V333-100DH |
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IDT EJTAG System
EJTAG Processor Core Extensions
79RC32438 User Reference Manual
20 - 19
November 4, 2002
Notes
An implementation-specific debug interrupt signal to the processor
Through the availability of an optional debug interrupt request signal to the processor system, an
external device can request a Debug Interrupt exception, for example, when a signal goes from
deasserted to asserted.
Debug Mode Exceptions
The handling of exceptions generated in Debug Mode, other than through resets and soft resets, differs
from those exceptions generated in Non-Debug Mode in that only the Debug and DEPC registers are
updated. All other CP0 registers are unchanged by an exception taken in Debug Mode. The exception
vector is equal to the debug exception vector (see section “Debug Exception Vector Location” on page 20-
14), and the processor stays in Debug Mode.
Reset and soft reset are handled as when occurring in Non-Debug Mode (see section “Reset and Soft
Reset of Processor” on page 20-22).
Exceptions Taken in Debug Mode
Only some Non-Debug Mode exception events cause exceptions while in Debug Mode. Remaining
events are blocked. Exceptions occurring in Debug Mode have the same relative priorities as the Non-
Debug Mode exceptions for the same exception event. These exceptions are called Debug Mode <Non-
Debug Mode exception name>. For example, a Debug Mode Breakpoint exception is caused by execution
of a BREAK instruction in Debug Mode, and a Debug Mode Address Error exception is caused by an
address error due to an instruction executed in Debug Mode.
Table 20.14 lists all the Debug Mode exceptions with their corresponding non-debug exception event
names, priorities, and handling.
Priority
Event in Debug Mode
Debug Mode Handling
Highest
Reset
Reset and soft reset handled as
for Non-Debug Mode, see sec-
tion “Reset and Soft Reset of
Processor” on page 20-22.
Soft Reset
Debug Single Step
Blocked
Debug Interrupt
Debug Data Break Load/Store Imprecise
NMI
Machine Check
Re-enter Debug Mode
Interrupt
Blocked
Deferred Watch
Debug Instruction Break, DIB
Watch on instruction fetch
Address error on instruction Ifetch
Re-enter Debug Mode
TLB refill on instruction Ifetch
TLB Invalid on instruction Ifetch
Cache error on instruction Ifetch
Bus error on instruction Ifetch
Table 20.14 Priority of Non-Debug and Debug Exceptions (Part 1 of 2)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 79RC32V333-100DHI | 8-Pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-DFN, T/R |
| 79RC32V333-133DH | 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-SOIC 150mil, T/R |
| 79RC32V333-133DHI | Microprocessor |
| 79RC32V333-150DH | 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE |
| 79RC32V333-150DHI | Microprocessor |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 79RC32V333-100DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-133DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-133DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
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