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參數(shù)資料
| 型號： | 79RC32V333-100DH |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 297/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V333-100DH |
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IDT PCI Bus Interface
PCI Master—PCI to Memory DMA (DMA Channel 8)
79RC32438 User Reference Manual
10 - 29
November 4, 2002
Notes
PCI Decoupled Access Data Register
Figure 10.13 PCI Decoupled Access Data Register (PCIDAD)
PCI Master—PCI to Memory DMA (DMA Channel 8)
DMA channel 8 allows DMA operations to be performed that transfer data from the PCI bus to either the
DDR or local memory. PCI DMA operations do not use local mapping registers. The starting PCI address
for a DMA operation is specified in the DEVCS field of the DMA descriptor. This starting address is used for
I/O as well as memory PCI transactions. The PCI starting address in DEVCS and the local starting address
(specified in the CA field of the descriptor) may start on
any
byte boundary and the DMA operation may
transfer no more than 16K bytes.
The PT field in the DEVCMD field of the DMA descriptor specifies the type of PCI transaction to use for
the DMA operation. The SB field indicates whether bytes read from the PCI bus should be swapped or
passed unmodified into the PCI DMA input FIFO. The PCI bus interface will begin issuing PCI bus transac-
tions based on the type specified in the PT field of the DMA descriptor’s DEVCMD field, starting at the
address specified in the DEVCS field. Data will be read from the PCI bus whenever there is space for at
least 16 words in the PCI DMA input FIFO.
The PCI bus interface will attempt to burst as much data from the PCI bus as possible during a transac-
tion. The PCI burst length is determined by system conditions. The transaction will continue as long as the
following conditions exist:
–
it is not terminated by the PCI target
–
there exists at least one free word in the PCI DMA input FIFO
–
the byte count specified in the COUNT field of the DMA descriptor has not reached zero
–
the number of data phases has not exceeded that specified in the Maximum Burst Size (MBS)
field of the PCIDMA8C register, and the Master Latency Timer has not expired.
The DMA controller transfers data from the PCI DMA input FIFO to memory whenever a DMA request
event is generated. The PCI bus interface generates a DMA request event to the DMA controller for DMA
channel 8 whenever there are 16 words of data or data corresponding to the end of a DMA operation in the
PCI DMA input FIFO.
Read Value:
Previous value written
Write Effect:
Modify value
DATA
Description:
Data Field.
This register contains the return value of a decoupled PCI CPU read operation.
Initial Value:
0x0
Read Value:
Return value of previously initiated decoupled PCI CPU read operation
Write Effect:
Modify value
PCIDAD
0
31
DATA
32
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