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參數(shù)資料
| 型號： | 79RC32V333-100DH |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 239/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V333-100DH |
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Notes
79RC32438 User Reference Manual
8 - 1
November 4, 2002
Chapter 8
Interrupt Controller
Introduction
This chapter describes the operation of the Interrupt Controller which multiplexes all the interrupt
sources from on-chip modules and the GPIO pins onto the five available interrupt sources of the CPU
(IP[6:2]). These interrupt inputs correspond to the IP[6:2] bits of the CPU CP0 CAUSE register. (IP[1:0] are
software interrupts, and IP[7] is used by the counter timer in the CPU.)
Each of the IP[6:2] bits in the CPU CAUSE Register has three corresponding registers in the Interrupt
Controller:
The Interrupt Pending Register, a 32-bit register that indicates the source of the interrupt.
The Interrupt Mask Register, a 32-bit register. Each bit in the Interrupt Mask Register corresponds
to the equivalent bit in the Interrupt Pending Register. Setting a bit in the Interrupt Mask Register
masks the generation of an interrupt for this source.
The Interrupt Test Register, a 32-bit register. Each bit in the Interrupt Test Register corresponds to a
bit in the Interrupt Pending Register. Setting a bit in the Interrupt Test Register causes the same
behavior as an interrupt request from the corresponding interrupt source in the Interrupt Pending
Register. This register may be used to test software interrupt handlers without the need to actually
generate the condition required to produce an interrupt request.
The Interrupt Controller has no priority levels. All sources have the same priority. If multiple interrupts
are pending, it is the responsibility of the software to assign any priority.
The Interrupt Controller multiplexes the interrupt sources to the CPU. The interrupt clearing or assertion
may take several clock cycles to show up in the Interrupt Pending Register, depending on the source of the
interrupt. To clear the interrupt, the software must clear the source.
Features
Allows status of all interrupt sources to be read
Each interrupt source may be masked
Provides interrupt test capability
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PDF描述 |
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