參數(shù)資料
型號： 82801FBM
廠商： Intel Corp.
英文描述： Intel I/O Controller Hub 6 (ICH6) Family
中文描述： 英特爾I / O控制器集線器6（ICH6）家庭
文件頁數(shù)： 136/462頁
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代理商： 82801FBM
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Functional Description
5-80
Intel
82801BA ICH2 Datasheet
5.12.9
Alt Access Mode
Before entering a low power state, several registers from powered down parts may need to be
saved. In the majority of cases, this is not an issue, as registers have read and write paths. However,
several of the ISA compatible registers are either read only or write only. To get data out of write-
only registers and to restore data into read-only registers, the ICH2 implements an alternate access
mode.
5.12.9.1
Write Only Registers with Read Paths in Alternate Access Mode
The registers described in the following table have read paths in alternate access mode. The access
number field in the table indicates which register will be returned per access to that port.
Note:
If the processor issues a locked cycle to a resource that is too slow (e.g., PCI), the ICH2 will not
allow upstream requests to be performed until the cycle completion. This may be critical for
isochronous buses that assume certain timing for their data flow (e.g., AC’97 or USB). Devices on
these buses may suffer from underrun if the asynchronous traffic is too heavy. Underrun means that
the same data is sent over the bus while ICH2 is not able to issue a request for the next data. Snoop
cycles are not permitted while the front side bus is locked.
Note:
Locked cycles are assumed to be rare. Locks by PCI targets are assumed to exist for a short
duration (a few microseconds at most). If a system has a very large number of locked cycles and
some that are very long, the system will definitely experience underruns and overruns. The units
most likely to have problems are the AC'97 controller and the USB controller. Other units could
get underruns/overruns, but are much less likely. The IDE controller (due to its stalling capability
on the cable) should not get any underruns or overruns.
Table 5-49. Write Only Registers with Read Paths in Alternate Access Mode
Restore Data
Restore Data
I/O
Addr
# of
Rds
Access
Data
I/O
Addr
# of
Rds
Access
Data
00h
2
1
DMA Chan 0 base
address low byte
DMA Chan 0 base
address high byte
DMA Chan 0 base count
low byte
DMA Chan 0 base count
high byte
DMA Chan 1 base
address low byte
DMA Chan 1 base
address high byte
DMA Chan 1 base count
low byte
DMA Chan 1 base count
high byte
DMA Chan 2 base
address low byte
DMA Chan 2 base
address high byte
40h
7
1
Timer Counter 0 status, bits
[5:0]
Timer Counter 0 base count low
byte
Timer Counter 0 base count
high byte
Timer Counter 1 base count low
byte
Timer Counter 1 base count
high byte
Timer Counter 2 base count low
byte
Timer Counter 2 base count
high byte
Timer Counter 1 status, bits
[5:0]
Timer Counter 2 status, bits
[5:0]
Bit 7 = NMI Enable,
Bits [6:0] = RTC Address
2
2
01h
2
1
3
2
4
02h
2
1
5
2
6
03h
2
1
7
2
41h
1
04h
2
1
42h
1
2
70h
1
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PDF描述
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