參數(shù)資料
型號(hào)： 82801FBM
廠商： Intel Corp.
英文描述： Intel I/O Controller Hub 6 (ICH6) Family
中文描述： 英特爾I / O控制器集線器6（ICH6）家庭
文件頁(yè)數(shù)： 250/462頁(yè)
文件大?。?/td> 3450K
代理商： 82801FBM
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LPC Interface Bridge Registers (D31:F0)
9-4
Intel
82801BA ICH2 Datasheet
9.1.4
PCISTS—PCI Device Status (LPC I/F—D31:F0)
Offset Address:
Default Value:
Lockable:
06–07h
0280h
No
Attribute:
Size:16-bit
Power Well:
R/WC
Core
9.1.5
REVID—Revision ID Register (LPC I/F—D31:F0)
Offset Address:
Default Value:
08h
See bit description
Attribute:
Size:
RO
8 bits
Bit
Description
15
Detected Parity Error (DPE)
—R/W.
1 = PERR# signal goes active. Set even if the PER bit is 0.
0 = This bit is cleared by software writing a 1 to the bit position.
14
Signaled System Error (SSE)
—R/W.
1 = Set by the ICH2 if the SERR_EN bit is set and the ICH2 generates an SERR# on function 0. The
ERR_STS register can be read to determine the cause of the SERR#. The SERR# can be routed
to cause SMI#, NMI, or interrupt.
0 = This bit is cleared by software writing a 1 to the bit position.
13
Master Abort Status (RMA)
—R/W.
1 = ICH2 generated a master abort on PCI due to LPC I/F master or DMA cycles.
0 = This bit is cleared by software writing a 1 to the bit position.
12
Received Target Abort (RTA)
—R/W.
1 = ICH2 received a target abort during LPC I/F master or DMA cycles to PCI.
0 = This bit is cleared by software writing a 1 to the bit position.
11
Signaled Target Abort (STA)
—R/W.
1 = ICH2 generated a target abort condition on PCI cycles claimed by the ICH2 for ICH2 internal
registers or for going to LPC I/F.
0 = This bit is cleared by software writing a 1 to the bit position.
10:9
DEVSEL# Timing Status (DEV_STS)
—RO.
01 =
Medium Timing.
8
Data Parity Error Detected (DPED)
—R/WC.
1 = Set when all three of the following conditions are true:
- The ICH2 is the initiator of the cycle,
- The ICH2 asserted PERR# (for reads) or observed PERR# (for writes), and
- The PER bit is set.
0 = This bit is cleared by software writing a 1 to the bit position.
7
Fast Back to Back (FB2B)—RO. Always 1. Indicates ICH2 as a target can accept fast back-to-back
transactions.
6
User Definable Features (UDF). Hardwired to 0
5
66 MHz Capable (66MHZ_CAP)—RO. Hardwired to 0
4:0
Reserved.
Bit
Description
7:0
Revision Identification Number.
8-bit value that indicates the revision number for the LPC bridge.
For the A-0 stepping, this value is 00h. Refer to the Specification Update for the value of the Revision
ID Register
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相關(guān)PDF資料
PDF描述
82801FR Intel I/O Controller Hub 6 (ICH6) Family
82801DB Intel 82801DB I/O Controller Hub 4 (ICH4)
82801AA 82801AB (ICH0) I/O Controller Hub
82801AB 82801AB (ICH0) I/O Controller Hub
82803AAMRH-R Controller Miscellaneous - Datasheet Reference
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
82801FR 制造商:INTEL 制造商全稱(chēng):Intel Corporation 功能描述:Intel I/O Controller Hub 6 (ICH6) Family
82801GBICH7 制造商:INTEL 制造商全稱(chēng):Intel Corporation 功能描述:Intel I/O Controller Hub 7
82801GBMICH7-M 制造商:INTEL 制造商全稱(chēng):Intel Corporation 功能描述:Intel I/O Controller Hub 7
82801GDHICH7DH 制造商:INTEL 制造商全稱(chēng):Intel Corporation 功能描述:Intel I/O Controller Hub 7
82801GHMICH7-MDH 制造商:INTEL 制造商全稱(chēng):Intel Corporation 功能描述:Intel I/O Controller Hub 7
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