參數(shù)資料
型號： 82801FBM
廠商： Intel Corp.
英文描述： Intel I/O Controller Hub 6 (ICH6) Family
中文描述： 英特爾I / O控制器集線器6（ICH6）家庭
文件頁數(shù)： 448/462頁
文件大小： 3450K
代理商： 82801FBM
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I/O Register Index
A-6
Intel
82801BA ICH2 Datasheet
Table A-2. ICH2 Variable I/O Registers
Register Name
Offset
EDS Section and Location
LAN Control/Status Registers (CSR) may be mapped to either I/O space or memory space.
LAN CSR at CSR_IO_BASE + Offset or CSR_MEM_BASE + Offset. CSR_MEM_BASE set in
Section 7.1.11, “CSR_MEM_BASE CSR—Memory-Mapped Base Address Register (LAN Controller—
B1:D8:F0)” on page 7-5 CSR_IO_BASE set in Section 7.1.12, “CSR_IO_BASE—CSR I/O-Mapped Base
Address Register (LAN Controller—B1:D8:F0)” on page 7-5
SCB Status Word
01h–00h
Section 7.2.1, “System Control Block Status Word
Register” on page 7-11
SCB Command Word
03h–02h
Section 7.2.2, “System Control Block Command Word
Register” on page 7-12
SCB General Pointer
07h–04h
Section 7.2.3, “System Control Block General Pointer
Register” on page 7-14
PORT
OBh–08h
Section 7.2.4, “PORT Register” on page 7-14
EEPROM Control Register
0Fh–0Eh
Section 7.2.5, “EEPROM Control Register” on
page 7-15
MDI Control Register
13h–10h
Section 7.2.6, “Management Data Interface (MDI)
Control Register” on page 7-16
Receive DMA Byte Count
17h–14h
Section 7.2.7, “Receive DMA Byte Count Register” on
page 7-16
Early Receive Interrupt
18h
Section 7.2.8, “Early Receive Interrupt Register” on
page 7-17
Flow Control Register
1Ah–19h
Section 7.2.9, “Flow Control Register” on page 7-18
PMDR
1Bh
Section 7.2.10, “Power Management Driver (PMDR)
Register” on page 7-19
General Control
1Ch
Section 7.2.11, “General Control Register” on
page 7-19
General Status
1Dh
Section 7.2.12, “General Status Register” on
page 7-20
Power Management I/O Registers at PMBASE+Offset
PMBASE set in Section 9.1.10, “PMBASE—ACPI Base Address (LPC I/F—D31:F0)” on page 9-6
PM1 Status
00–01h
Section 9.8.3.1, “PM1_STS—Power Management 1
Status Register” on page 9-60
PM1 Enable
02–03h
Section 9.8.3.2, “PM1_EN—Power Management 1
Enable Register” on page 9-61
PM1 Control
04–07h
Section 9.8.3.3, “PM1_CNT—Power Management 1
Control Register” on page 9-62
PM1 Timer
08–0Bh
Section 9.8.3.4, “PM1_TMR—Power Management 1
Timer Register” on page 9-62
Processor Control
10h–13h
Section 9.8.3.5, “PROC_CNT—Processor Control
Register” on page 9-63
Level 2 Register
14h
Section 9.8.3.6, “LV2—Level 2 Register” on
page 9-64
General Purpose Event 0 Status
28–29h
Section 9.8.3.7, “GPE0_STS—General Purpose
Event 0 Status Register” on page 9-64
General Purpose Event 0 Enables
2A–2Bh
Section 9.8.3.8, “GPE0_EN—General Purpose Event
0 Enables Register” on page 9-66
General Purpose Event 1 Status
2C–2D
Section 9.8.3.9, “GPE1_STS—General Purpose
Event 1 Status Register” on page 9-67
General Purpose Event 1 Enables
2E–2F
Section 9.8.3.10, “GPE1_EN—General Purpose
Event 1 Enable Register” on page 9-68
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PDF描述
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