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參數(shù)資料
| 型號： | 82801FBM |
| 廠商： | Intel Corp. |
| 英文描述： | Intel I/O Controller Hub 6 (ICH6) Family |
| 中文描述： | 英特爾I / O控制器集線器6（ICH6）家庭 |
| 文件頁數(shù)： | 399/462頁 |
| 文件大小： | 3450K |
| 代理商： | 82801FBM |
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Intel
82801BA ICH2 Datasheet
14-13
AC’97 Modem Controller Registers (D31:F6)
14.2.9
GLOB_STA—Global Status Register
I/O Address:
Default Value:
Lockable:
MBAR + 40h
00300000h
No
Attribute:
Size:
Power Well:
RO, R/W, R/WC
32 bits
Core
Bit
Description
31:22
Reserved.
21
6 Channel Capability (6CH_CAP)—
RO. Hardwired to 1.
0 = The AC ‘97 Controller does not support 6-channel PCM Audio output.
1 = The AC ‘97 Controller supports 6-channel PCM Audio output.
20
4 Channel Capability (4CH_CAP)—
RO. Hardwired to 1.
0 = The AC ‘97 Controller does not support 4-channel PCM Audio output.
1 = The AC ‘97 Controller supports 4-channel PCM Audio output.
19:18
Reserved.
17
MD3—
R/W. Power down semaphore for Modem. This bit exists in the suspend well and maintains
context across power states (except G3). The bit has no hardware function. It is used by software in
conjunction with the AD3 bit to coordinate the entry of the two codecs into D3 state.
16
AD3—
R/W. Power down semaphore for Audio. This bit exists in the suspend well and maintains
context across power states (except G3). The bit has no hardware function. It is used by software in
conjunction with the MD3 bit to coordinate the entry of the two codecs into D3 state.
15
Read Completion Status (RCS)—
R/W. This bit indicates the status of codec read completions.
0 = A codec read completes normally.
1 = A codec read results in a time-out. The bit remains set until being cleared by software.
14
Bit 3 of slot 12—
RO. Display bit 3 of the most recent slot 12
13
Bit 2 of slot 12—
RO. Display bit 2 of the most recent slot 12
12
Bit 1 of slot 12—
RO. Display bit 1 of the most recent slot 12
11
Secondary Resume Interrupt (SRI)—
R/WC. This bit indicates that a resume event occurred on
AC_SDIN[1].
1 = Resume event occurred
0 = Cleared by writing a 1 to this bit position.
10
Primary Resume Interrupt (PRI)—
R/WC. This bit indicates that a resume event occurred on
AC_SDIN[0].
1 = Resume event occurred
0 = Cleared by writing a 1 to this bit position.
9
Secondary Codec Ready (SCR)—
RO.
Reflects the state of the codec ready bit in AC_SDIN[1].
Bus masters ignore the condition of the codec ready bits, so software must check this bit before
starting the bus masters. Once the codec is “ready”, it must never go “not ready” spontaneously.
0 = Not Ready.
1 = Ready.
8
Primary Codec Ready (PCR)—
RO.
Reflects the state of the codec ready bit in AC_SDIN [0]. Bus
masters ignore the condition of the codec ready bits, so software must check this bit before starting
the bus masters. Once the codec is “ready”, it must never go “not ready” spontaneously.
0 = Not Ready.
1 = Ready.
7
Mic In Interrupt (MINT)—
RO. This bit indicates that one of the Mic in channel interrupts occurred.
1 = Interrupt occurred.
0 = When the specific interrupt is cleared, this bit will be cleared.
6
PCM Out Interrupt (POINT)—
RO. This bit indicates that one of the PCM out channel interrupts
occurred.
1 = Interrupt occurred.
0 = When the specific interrupt is cleared, this bit will be cleared.
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相關PDF資料 |
PDF描述 |
|---|---|
| 82801FR | Intel I/O Controller Hub 6 (ICH6) Family |
| 82801DB | Intel 82801DB I/O Controller Hub 4 (ICH4) |
| 82801AA | 82801AB (ICH0) I/O Controller Hub |
| 82801AB | 82801AB (ICH0) I/O Controller Hub |
| 82803AAMRH-R | Controller Miscellaneous - Datasheet Reference |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| 82801FR | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel I/O Controller Hub 6 (ICH6) Family |
| 82801GBICH7 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel I/O Controller Hub 7 |
| 82801GBMICH7-M | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel I/O Controller Hub 7 |
| 82801GDHICH7DH | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel I/O Controller Hub 7 |
| 82801GHMICH7-MDH | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel I/O Controller Hub 7 |
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