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參數(shù)資料
| 型號： | 82801FR |
| 廠商： | Intel Corp. |
| 英文描述： | Intel I/O Controller Hub 6 (ICH6) Family |
| 中文描述： | 英特爾I / O控制器集線器6（ICH6）家庭 |
| 文件頁數(shù)： | 139/462頁 |
| 文件大?。?/td> | 3450K |
| 代理商： | 82801FR |
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Intel
82801BA ICH2 Datasheet
5-83
Functional Description
5.12.10
System Power Supplies, Planes, and Signals
Power Plane Control with SLP_S3# and SLP_S5#
The SLP_S3# output signal can be used to cut power to the system core supply, since it will only
go active for the STR state (typically mapped to ACPI S3). Power must be maintained to the ICH2
Resume Well, and to any other circuits that need to generate Wake signals from the STR state.
Cutting power to the core may be done via the power supply, or by external FETs to the
motherboard. The SLP_S5# output signal can be used to cut power to the system core supply, as
well as power to the system memory, since the context of the system is saved on the disk. Cutting
power to the memory may be done via the power supply, or by external FETs to the motherboard.
PWROK Signal
The PWROK input should go active based on the core supply voltages becoming valid. PWROK
should go active no sooner than 10 ms after Vcc3_3 and VCC1_8 have reached their nominal
values.
Note:
Traditional designs have a reset button logically AND’d with the PWROK signal from the power
supply and the processor’s voltage regulator module. If this is done with the ICH2, the
PWROK_FLR bit will be set. The ICH2 treats this internally as if the RSMRST# signal had gone
active. However, it is not treated as a full power failure. If PWROK goes inactive and then active
(but RSMRST# stays high), the ICH2 reboots (regardless of the state of the AFTERG3 bit). If the
RSMRST# signal also goes low before PWROK goes high, this is a full power failure and the
reboot policy is controlled by the AFTERG3 bit.
VRMPWRGD Signal
This signal is connected to the processor’s VRM and is internally AND’d with the PWROK signal
that comes from the system power supply. This saves the external AND gate found in desktop
systems.
Controlling Leakage and Power Consumption During Low-Power States
To control leakage in the system, various signals will tri-state or go low during some low-power
states.
General principles
All signals going to powered down planes (either internally or externally) must be either tri-
stated or driven low.
Signals with pull-up resistors should not be low during low-power states. This is to avoid the
power consumed in the pull-up resistor.
Buses should be halted (and held) in a known state to avoid a floating input (perhaps to some
other device). Floating inputs can cause extra power consumption.
Based on the above principles, the following measures are taken:
During C2 or S3 state, the processor signals that have pull-ups will be tri-stated or driven low.
During S3 (STR), all signals attached to powered down planes will be tri-stated or driven low.
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相關PDF資料 |
PDF描述 |
|---|---|
| 82801DB | Intel 82801DB I/O Controller Hub 4 (ICH4) |
| 82801AA | 82801AB (ICH0) I/O Controller Hub |
| 82801AB | 82801AB (ICH0) I/O Controller Hub |
| 82803AAMRH-R | Controller Miscellaneous - Datasheet Reference |
| 82804AA | Interface IC |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| 82801GBICH7 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel I/O Controller Hub 7 |
| 82801GBMICH7-M | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel I/O Controller Hub 7 |
| 82801GDHICH7DH | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel I/O Controller Hub 7 |
| 82801GHMICH7-MDH | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel I/O Controller Hub 7 |
| 82801GRICH7R | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel I/O Controller Hub 7 |
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