參數(shù)資料
型號： 82801FR
廠商： Intel Corp.
英文描述： Intel I/O Controller Hub 6 (ICH6) Family
中文描述： 英特爾I / O控制器集線器6（ICH6）家庭
文件頁數(shù)： 9/462頁
文件大小： 3450K
代理商： 82801FR
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82801BA ICH2
Datasheet
ix
5.12.1 ICH2 and System Power States ....................................................5-68
5.12.2 System Power Planes....................................................................5-70
5.12.3 ICH2 Power Planes........................................................................5-70
5.12.4 SMI#/SCI Generation.....................................................................5-70
5.12.5 Dynamic Processor Clock Control.................................................5-72
5.12.5.1 Throttling Using STPCLK# .............................................5-72
5.12.5.2 Transition Rules Among S0/Cx and Throttling States....5-73
5.12.6 Sleep States...................................................................................5-73
5.12.6.1 Initiating Sleep State.......................................................5-74
5.12.6.2 Exiting Sleep States .......................................................5-74
5.12.6.3 Sx–G3–Sx, Handling Power Failures.............................5-76
5.12.7 Thermal Management....................................................................5-77
5.12.7.1 THRM# Signal................................................................5-77
5.12.7.2 THRM# Initiated Passive Cooling...................................5-77
5.12.7.3 THRM# Override Software Bit........................................5-77
5.12.7.4 Processor-Initiated Passive Cooling (Via
Programmed Duty Cycle on STPCLK#).........................5-78
5.12.7.5 Active Cooling.................................................................5-78
5.12.8 Event Input Signals and Their Usage ............................................5-78
5.12.8.1 PWRBTN# — Power Button...........................................5-78
5.12.8.2 RI# — Ring Indicate .......................................................5-79
5.12.8.3 PME# — PCI Power Management Event.......................5-79
5.12.9 Alt Access Mode ............................................................................5-80
5.12.9.1 Write Only Registers with Read Paths in Alternate
Access Mode..................................................................5-80
5.12.9.2 PIC Reserved Bits..........................................................5-82
5.12.9.3 Read Only Registers with Write Paths in Alternate
Access Mode..................................................................5-82
5.12.10 System Power Supplies, Planes, and Signals ...............................5-83
5.12.11 Clock Generators...........................................................................5-84
5.12.12 Legacy Power Management Theory of Operation .........................5-84
System Management (D31:F0)...................................................................5-85
5.13.1 Theory of Operation.......................................................................5-85
5.13.2 Alert on LAN* .................................................................................5-86
General Purpose I/O...................................................................................5-88
IDE Controller (D31:F1)..............................................................................5-89
5.15.1 PIO Transfers.................................................................................5-89
5.15.2 Bus Master Function......................................................................5-91
5.15.3 Ultra ATA/33 Protocol....................................................................5-95
5.15.4 Ultra ATA/66 Protocol....................................................................5-97
5.15.5 Ultra ATA/100 Protocol ..................................................................5-97
5.15.6 Ultra ATA/33/66/100 Timing...........................................................5-97
USB Controller (Device 31:Functions 2 and 4)...........................................5-98
5.16.1 Data Structures in Main memory ...................................................5-98
5.16.1.1 Frame List Pointer..........................................................5-98
5.16.1.2 Transfer Descriptor (TD).................................................5-99
5.16.1.3 Queue Head (QH) ........................................................5-103
5.16.2 Data Transfers To/From Main Memory........................................5-104
5.16.2.1 Executing the Schedule................................................5-104
5.16.2.2 Processing Transfer Descriptors..................................5-104
5.16.2.3 Command Register, Status Register, and TD
Status Bit Interaction ....................................................5-105
5.16.2.4 Transfer Queuing..........................................................5-106
5.13
5.14
5.15
5.16
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