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參數(shù)資料
| 型號： | 82801FR |
| 廠商： | Intel Corp. |
| 英文描述： | Intel I/O Controller Hub 6 (ICH6) Family |
| 中文描述： | 英特爾I / O控制器集線器6（ICH6）家庭 |
| 文件頁數(shù)： | 425/462頁 |
| 文件大?。?/td> | 3450K |
| 代理商： | 82801FR |
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Intel
82801BA ICH2 Datasheet
16-15
Electrical Characteristics
NOTES:
1. These transitions are clocked off the internal RTC. One RTC clock is approximately 32 us.
2. This transition is clocked off the 66 MHz CLK66. One CLK66 is approximately 15 ns.
3. The ICH2 STPCLK# assertion will trigger the processor to send a stop grant acknowledge cycle. The timing
for this cycle getting to the ICH2 is dependant on the processor and the memory controller.
4. These transitions are clocked off the 33 MHz PCICLK. 1 PCICLK is approximately 30ns.
5. The ICH2 has no maximum timing requirement for this transition. It is up to the system designer to determine
if the SLP_S3# and SLP_S5# signals are used to control the power planes.
6. If the transition to S5 is due to Power Button Override, SLP_S3# and SLP_S5# are asserted together
following timing t194 (PCIRST# active to SLP_S3# and SLP_S5# active).
7. If there is no RTC battery in the system, so VccRTC and the VccSus supplies come up together, the delay
from RTCRST# and RSMRST# inactive to SUSCLK toggling may be as much as 1000 ms.
Table 16-19. Power Management Timings
Sym
Parameter
Min
Max
Units
Notes
Fig
t181
VccSus active to SLP_S3#, SLP_S5#, SUS_STAT#
and PCIRST# active
50
ns
16-20
t182
t183
RSMRST# inactive to SUSCLK running, SLP_S3#,
SLP_S5# inactive
110
ms
7
16-20
t184
Vcc active to STPCLK#, CPUSLP#, inactive, and
processor Frequency Strap signals high
50
ns
16-20
,
16-22
t185
PWROK and VRMPWRGD active to SUS_STAT#
inactive and processor Frequency Straps latched to
Strap Values
Processor Reset Complete to Frequency Strap
signals unlatched from Strap Values
32
34
RTCCLK
1
16-20
t186
7
9
CLK66
2
16-20
t187
STPCLK# active to Stop Grant cycle
N/A
N/A
3
16-21
,
16-22
t188
Stop Grant cycle to CPUSLP# active
60
63
PCICLK
4
16-22
,
16-22
t189
S1 Wake Event to CPUSLP# inactive
1
25
PCICLK
4
16-21
t190
CPUSLP# inactive to STPCLK# inactive
204
237
u
s
16-21
,
16-22
t192
CPUSLP# active to SUS_STAT# active
2
4
RTCCLK
1
16-22
t193
SUS_STAT# active to PCIRST# active
9
15
RTCCLK
1
16-22
t194
PCIRST# active to SLP_S3# active
1
2
RTCCLK
1
16-22
t195
SLP_S3# active to SLP_S5# active
1
2
RTCCLK
1, 6
16-22
t196
SLP_S3# active to PWROK, VRMPWRGD inactive
0
ms
5
16-22
t197
PWROK, VRMPWRGD inactive to Vcc supplies
inactive
20
ns
16-22
t198
Wake Event to SLP_S3#, SLP_S5# inactive
1
20
RTCCLK
1
16-22
t204
Processor I/F signals latched prior to STPCLK#
active
0
4
CLK66
2
16-23
t205
Break Event to STPCLK# inactive
30
3120
ns
16-23
t206
STPCLK# inactive to processor I/F signals
unlatched
240
1880
ns
16-23
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 82801DB | Intel 82801DB I/O Controller Hub 4 (ICH4) |
| 82801AA | 82801AB (ICH0) I/O Controller Hub |
| 82801AB | 82801AB (ICH0) I/O Controller Hub |
| 82803AAMRH-R | Controller Miscellaneous - Datasheet Reference |
| 82804AA | Interface IC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| 82801GBMICH7-M | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel I/O Controller Hub 7 |
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