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參數(shù)資料
| 型號(hào)： | 82801FR |
| 廠商： | Intel Corp. |
| 英文描述： | Intel I/O Controller Hub 6 (ICH6) Family |
| 中文描述： | 英特爾I / O控制器集線器6（ICH6）家庭 |
| 文件頁數(shù)： | 339/462頁 |
| 文件大?。?/td> | 3450K |
| 代理商： | 82801FR |
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Intel
82801BA ICH2 Datasheet
10-7
IDE Controller Registers (D31:F1)
10.1.11
SLV_IDETIM—Slave (Drive 1) IDE Timing Register
(IDE—D31:F1)
Address Offset:
Default Value:
44h
00h
Attribute:
Size:
R/W
8 bits
2
Drive 0 Prefetch/Posting Enable (PPE0)—
R/W.
0 = Disable prefetch and posting to the IDE data port for this drive.
1 = Enable prefetch and posting to the IDE data port for this drive.
1
Drive 0 IORDY Sample Point Enable (IE0)—
R/W.
0 = Disable IORDY sampling is disabled for this drive.
1 = Enable IORDY sampling for this drive.
0
Drive 0 Fast Timing Bank (TIME0)—
R/W.
0 = Accesses to the data port will use compatible timings for this drive.
1 = Accesses to the data port will use bits 13:12 for the IORDY sample point, and bits 9:8 for the
recovery time
Bit
Description
Bit
Description
7:6
Secondary Drive 1 IORDY Sample Point (SISP1)—
R/W.
Determines the number of PCI clocks
between IDE IOR#/IOW# assertion and the first IORDY sample point, if the access is to drive 1 data
port and bit 14 of the IDE timing register for secondary is set.
00 = 5 clocks
01 = 4 clocks
10 = 3 clocks
11 = Reserved
5:4
Secondary Drive 1 Recovery Time (SRCT1)—
R/W.
Determines the minimum number of PCI clocks
between the last IORDY sample point and the IOR#/IOW# strobe of the next cycle, if the access is to
drive 1 data port and bit 14 of the IDE timing register for secondary is set.
00 = 4 clocks
01 = 3 clocks
10 = 2 clocks
11 = 1 clocks
3:2
Primary Drive 1 IORDY Sample Point (PISP1)—
R/W.
Determines the number of PCI clocks
between IOR#/IOW# assertion and the first IORDY sample point, if the access is to drive 1 data port
and bit 14 of the IDE timing register for primary is set.
00 = 5 clocks
01 = 4 clocks
10 = 3 clocks
11 = Reserved
1:0
Primary Drive 1 Recovery Time (PRCT1)—
R/W.
Determines the minimum number of PCI clocks
between the last IORDY sample point and the IOR#/IOW# strobe of the next cycle, if the access is to
drive 1 data port and bit 14 of the IDE timing register for primary is set.
00 = 4 clocks
01 = 3 clocks
10 = 2 clocks
11 = 1 clocks
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PDF描述 |
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參數(shù)描述 |
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