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參數(shù)資料
| 型號(hào)： | ADSP-21489KSWZ-4B |
| 廠商： | Analog Devices Inc |
| 文件頁(yè)數(shù)： | 39/68頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC CCD SIGNAL PROCESSOR 176LQFP |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點(diǎn) |
| 接口： | EBI/EMI，DAI，I²C，SPI，SPORT，UART/USART |
| 時(shí)鐘速率： | 400MHz |
| 非易失內(nèi)存： | 外部 |
| 芯片上RAM： | 5Mb |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.10V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 176-LQFP 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 176-LQFP-EP（24x24） |
| 包裝： | 托盤 |
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Rev. B
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March 2013
Sample Rate Converter—Serial Output Port
For the serial output port, the frame sync is an input, and it
should meet setup and hold times with regard to SCLK on the
output port. The serial data output has a hold time and delay
specification with regard to serial clock. Note that serial clock
rising edge is the sampling edge, and the falling edge is the
drive edge.
Table 42. ASRC, Serial Output Port
Parameter
Min
Max
Unit
Timing Requirements
tSRCSFS
1
Frame Sync Setup Before Serial Clock Rising Edge
4
ns
tSRCHFS
1
Frame Sync Hold After Serial Clock Rising Edge
5.5
ns
tSRCCLKW
Clock Width
(tPCLK × 4) ÷ 2 – 1
ns
tSRCCLK
Clock Period
tPCLK × 4
ns
Switching Characteristics
tSRCTDD
1
Transmit Data Delay After Serial Clock Falling Edge
9.9
ns
tSRCTDH
1
Transmit Data Hold After Serial Clock Falling Edge
1
ns
1 The serial clock, data, and frame sync signals can come from any of the DAI pins. The serial clock and frame sync signals can also come via PCG or SPORTs. PCG’s input
can be either CLKIN or any of the DAI pins.
Figure 28. ASRC Serial Output Port Timing
DAI_P20–1
(SCLK)
SAMPLE EDGE
DAI_P20–1
(FS)
DAI_P20–1
(SDATA)
tSRCCLK
tSRCCLKW
tSRCSFS
tSRCHFS
tSRCTDD
tSRCTDH
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