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參數(shù)資料
| 型號： | ADSP-21489KSWZ-4B |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 47/68頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CCD SIGNAL PROCESSOR 176LQFP |
| 標準包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點 |
| 接口： | EBI/EMI，DAI，I²C，SPI，SPORT，UART/USART |
| 時鐘速率： | 400MHz |
| 非易失內存： | 外部 |
| 芯片上RAM： | 5Mb |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.10V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 176-LQFP 裸露焊盤 |
| 供應商設備封裝： | 176-LQFP-EP（24x24） |
| 包裝： | 托盤 |
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Rev. B
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March 2013
Media Local Bus
All the numbers given are applicable for all speed modes
(1024 FS, 512 FS and 256 FS for 3-pin; 512 FS and 256 FS for
5-pin), unless otherwise specified. Please refer to the MediaLB
specification document revision 3.0 for more details.
Table 52. MLB Interface, 3-Pin Specifications
Parameter
Min
Typ
Max
Unit
3-Pin Characteristics
tMLBCLK
MLB Clock Period
1024 FS
512 FS
256 FS
20.3
40
81
ns
tMCKL
MLBCLK Low Time
1024 FS
512 FS
256 FS
6.1
14
30
ns
tMCKH
MLBCLK High Time
1024 FS
512 FS
256 FS
9.3
14
30
ns
tMCKR
MLBCLK Rise Time (VIL to VIH)
1024 FS
512 FS/256 FS
1
3
ns
tMCKF
MLBCLK Fall Time (VIH to VIL)
1024 FS
512 FS/256 FS
1
3
ns
tMPWV
1
MLBCLK Pulse Width Variation
1024 FS
512 FS/256
0.7
2.0
nspp
tDSMCF
DAT/SIG Input Setup Time
1
ns
tDHMCF
DAT/SIG Input Hold Time
2
ns
tMCFDZ
DAT/SIG Output Time to Three-state
0
15
ns
tMCDRV
DAT/SIG Output Data Delay From MLBCLK Rising Edge
8
ns
tMDZH
2
Bus Hold Time
1024 FS
512 FS/256
2
4
ns
CMLB
DAT/SIG Pin Load
1024 FS
512 FS/256
40
60
pf
1 Pulse width variation is measured at 1.25 V by triggering on one edge of MLBCLK and measuring the spread on the other edge, measured in ns peak-to-peak (pp).
2 The board must be designed to ensure that the high-impedance bus does not leave the logic state of the final driven bit for this time period. Therefore, coupling must be
minimized while meeting the maximum capacitive load listed.
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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