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參數(shù)資料
| 型號： | DSP1620 |
| 英文描述： | TVS 400W 6.0V BIDIRECT SMA |
| 中文描述： | 澄清，串行I /設(shè)備的DSP1620/27/28/29 O控制注冊說明 |
| 文件頁數(shù)： | 60/114頁 |
| 文件大?。?/td> | 804K |
| 代理商： | DSP1620 |
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Preliminary Data Sheet
February 1997
DSP1628 Digital Signal Processor
58
Lucent Technologies Inc.
5 Software Architecture
(continued)
* The DAU flags can be set by either BMU or DAU operations.
The
auc
is 9 bits [8:0]. The upper 7 bits [15:9] are always zero when read and should always be written with zeros to make the program
compatible with future chip versions. The
auc
register is cleared at reset.
Table 30. Processor Status Word (psw) Register
Bit
Field
15
14
13
12
11
X
10
X
9
8
7
6
5
4
3
2
1
0
DAU FLAGS
a1[V]
a1[35:32]
a0[V]
a0[35:32]
Field
Value
Wxxx
xWxx
xxWx
xxxW
W
Wxxx
xWxx
xxWx
xxxW
W
Wxxx
xWxx
xxWx
xxxW
Description
DAU FLAGS*
LMI—logical minus when set (bit 35 = 1).
LEQ—logical equal when set (bit [35:0] = 0).
LLV—logical overflow when set.
LMV—mathematical overflow when set.
Accumulator 1 (
a1
) overflow when set.
Accumulator 1 (
a1
) bit 35.
Accumulator 1 (
a1
) bit 34.
Accumulator 1 (
a1
) bit 33.
Accumulator 1 (
a1
) bit 32.
Accumulator 0 (
a0
) overflow when set.
Accumulator 0 (
a0
) bit 35.
Accumulator 0 (
a0
) bit 34.
Accumulator 0 (
a0
) bit 33.
Accumulator 0 (
a0
) bit 32.
a1[V]
a1[35:32]
a0[V]
a0[35:32]
Table 31. Arithmetic Unit Control (auc) Register
Bit
Field
8
7
6
5
4
3
2
1
0
RAND
X=Y=
CLR
SAT
ALIGN
Field
RAND
Value
0
Description
1
0
1
Pseudorandom sequence generator (PSG) reset by writing the
pi
register only outside an interrupt service routine.
PSG never reset by writing the
pi
register.
Normal operation.
All instructions which load the high half of the
y
register also
load the
x
register, allowing single-cycle squaring with
p
=
x
*
y
.
Clearing
yl
is disabled (enabled when 0).
Clearing
a1l
is disabled (enabled when 0).
Clearing
a0l
is disabled (enabled when 0).
a1
saturation on overflow is disabled (enabled when 0).
a0
saturation on overflow is disabled (enabled when 0).
a0, a1
←
p.
a0, a1
←
p/4.
a0, a1
←
p x 4 (and zeros written to the two LSBs).
a0, a1
←
p x 2 (and zero written to the LSB).
X=Y=
CLR
1xx
x1x
xx1
1x
x1
00
01
10
11
SAT
ALIGN
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| DSP1628 | TVS 400W 60V BIDIRECT SMA |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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