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參數(shù)資料
| 型號(hào)： | DSP1627 |
| 英文描述： | TVS 400W 6.5V BIDIRECT SMA |
| 中文描述： | DSP1627數(shù)字信號(hào)處理器 |
| 文件頁(yè)數(shù)： | 48/154頁(yè) |
| 文件大?。?/td> | 2365K |
| 代理商： | DSP1627 |
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Data Sheet
March 2000
DSP1627 Digital Signal Processor
48
Lucent Technologies Inc.
5 Software Architecture
(continued)
The auc is 9 bits [8:0]. The upper 7 bits [15:9] are always zero when read and should always be written with zeros to make the program
compatible with future chip versions. The auc register is cleared at reset.
Table 26. Processor Status Word (psw) Register
Bit
Field
15
14
13
12
11
X
10
X
9
8
7
6
5
4
3
2
1
0
DAU FLAGS
a1[V]
a1[35:32]
a0[V]
a0[35:32]
Field
Value
Wxxx
xWxx
xxWx
xxxW
W
Wxxx
xWxx
xxWx
xxxW
W
Wxxx
xWxx
xxWx
xxxW
Description
DAU FLAGS
*
*
The DAU flags can be set by either BMU or DAU operations.
LMI — logical minus when set (bit 35 = 1).
LEQ — logical equal when set (bit [35:0] = 0).
LLV — logical overflow when set.
LMV — mathematical overflow when set.
Accumulator 1 (a1) overflow when set.
Accumulator 1 (a1) bit 35.
Accumulator 1 (a1) bit 34.
Accumulator 1 (a1) bit 33.
Accumulator 1 (a1) bit 32.
Accumulator 0 (a0) overflow when set.
Accumulator 0 (a0) bit 35.
Accumulator 0 (a0) bit 34.
Accumulator 0 (a0) bit 33.
Accumulator 0 (a0) bit 32.
a1[V]
a1[35:32]
a0[V]
a0[35:32]
Table 27. Arithmetic Unit Control (auc) Register
Bit
Field
8
7
6
5
4
3
2
1
0
RAND
X=Y=
CLR
SAT
ALIGN
Field
RAND
Value
0
Description
1
0
1
Pseudorandom sequence generator (PSG) reset by writing the pi register
only outside an interrupt service routine.
PSG never reset by writing the pi register.
Normal operation.
All instructions which load the high half of the y register also load the x regis-
ter, allowing single-cycle squaring with p = x * y.
Clearing yl is disabled (enabled when 0).
Clearing a1l is disabled (enabled when 0).
Clearing a0l is disabled (enabled when 0).
a1 saturation on overflow is disabled (enabled when 0).
a0 saturation on overflow is disabled (enabled when 0).
a0, a1
←
p.
a0, a1
←
p/4.
a0, a1
←
p x 4 (and zeros written to the two LSBs).
a0, a1
←
p x 2 (and zero written to the LSB).
X=Y=
CLR
1xx
x1x
xx1
1x
x1
00
01
10
11
SAT
ALIGN
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