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參數(shù)資料
| 型號(hào)： | L64005-F |
| 廠商： | LSI CORP |
| 元件分類： | 消費(fèi)家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 31/272頁 |
| 文件大?。?/td> | 1252K |
| 代理商： | L64005-F |
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3-10
Signals
Final Rev F
Copyright 1996 by LSI Logic Corporation. All rights reserved.
VS
Vertical Sync/Odd-Even Field Indicator Bidirectional
In slave mode, VS is an even/odd eld indicator. The
internal display controller vertical counters reset each
time VS changes state. The parity of the eld is con-
trolled by the timing of VS relative to HS. The odd/even
eld indicator should be synchronous to SYSCLK. In
master mode, VS is the vertical sync output. The display
controller programs the VS timing. The polarity is user
dened.
RESET
Reset
Input
When RESET is asserted LOW, the L64005 resets itself.
The minimum RESET pulse width is two cycles of SCLKI
(Serial Clock). SYSCLK must be running during reset
.
OSD
On Screen Display
Bidirectional
When congured as an output, OSD indicates that on-
chip on screen display is non-transparent on a pixel-by-
pixel basis. When congured as an input, OSD enables
on screen display operation on a eld-by-eld basis.
While an output, this signal indicates which pixels have
mixed on screen display in the pixel port. Active output
occurs two cycles prior to the pixel containing on screen
display mixed data, at that pixel, or one cycle after that
pixel, the delay is programmable.
SYSCLK
Device Clock
Input
SYSCLK is the device clock at a nominal frequency of
27 MHz. Picture reconstruction and video timing are ref-
erenced with respect to this clock as shown in Figure 3.4.
SYSCLK should be running during reset.
Figure 3.4
Master Mode
3.5
Audio Interface
The audio interface signals described in this section allow the L64005 to
interface to a variety of serial PCM digital-to-analog converters. There
SYSCLK
BLANK
CREF
PD[7:0]
Cb1
Y1
Cr1
Y2
Cb2
Y3
Cr2
Y4
Cb3
Y5
(YCbCr)
MD96.20
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| L64007 | SPECIALTY CONSUMER CIRCUIT, PQFP160 |
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參數(shù)描述 |
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