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參數(shù)資料
| 型號： | MC68341FT25 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 25.16 MHz, MICROPROCESSOR, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 161/514頁 |
| 文件大小： | 2891K |
| 代理商： | MC68341FT25 |
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MOTOROLA
MC68341 USER’S MANUAL
5- 87
between the two indications, which implies the need for a state machine to track the state
of IPIPE . The state machine can be resynchronized during periods of inactivity on the
signal.
5.6.3.3 OPCODE TRACKING DURING LOOP MODE. IPIPE and IFETCH continue to
work normally during loop mode. IFETCH indicates all instruction fetches up through the
point that data begins recirculating within the instruction pipeline. IPIPE continues to signal
the start of instructions and the use of extension words even though data is being
recirculated internally. IFETCH returns to normal operation with the first fetch after exiting
loop mode.
5.7 INSTRUCTION EXECUTION TIMING
This section describes the instruction execution timing of the CPU32. External clock
cycles are used to provide accurate execution and operation timing guidelines, but not
exact timing for every possible circumstance. This approach is used because exact
execution time for an instruction or operation depends on concurrence of independently
scheduled resources, on memory speeds, and on other variables.
An assembly language programmer or compiler writer can use the information in this
section to predict the performance of the CPU32. Additionally, timing for exception
processing is included so that designers of multitasking or real-time systems can predict
task-switch overhead, maximum interrupt latency, and similar timing parameters.
Instruction timing is given in clock cycles to eliminate clock frequency dependency.
5.7.1 Resource Scheduling
The CPU32 contains several independently scheduled resources. The organization of
these resources within the CPU32 is shown in Figure 5-30. Some variation in instruction
execution timing results from concurrent resource utilization. Because resource
scheduling is not directly related to instruction boundaries, it is impossible to make an
accurate prediction of the time required to complete an instruction without knowing the
entire context within which the instruction is executing.
5.7.1.1 MICROSEQUENCER. The microsequencer either executes microinstructions or
awaits completion of accesses necessary to continue microcode execution. The
microsequencer supervises the bus controller, instruction execution, and internal
processor operations such as calculation of EA and setting of condition codes. It also
initiates instruction word prefetches after a change of flow and controls validation of
instruction words in the instruction pipeline.
5.7.1.2 INSTRUCTION PIPELINE. The CPU32 contains a two-word instruction pipeline
where instruction opcodes are decoded. Each stage of the pipeline is initially filled under
microsequencer control and subsequently refilled by the prefetch controller as it empties.
Stage A of the instruction pipeline is a buffer. Prefetches completed on the bus before
stage B empties are temporarily stored in this buffer. Instruction words (instruction
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Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
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相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| MC68349V | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:HIGH PERFORMANCE INTEGRATED PROCESSOR |
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