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參數(shù)資料
| 型號： | MC68341FT25 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 25.16 MHz, MICROPROCESSOR, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 310/514頁 |
| 文件大?。?/td> | 2891K |
| 代理商： | MC68341FT25 |
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8- 14
MC68341 USER’S MANUAL
MOTOROLA
COUNTER
CLOCK
TGATE
0
f
e
d
c
b
0
f
0
f
0
f
2
1
0
f
e
COUNTER
TG BIT SET
TIMEOUT
TO BIT SET
ENABLE
MODEx Bits in Control Register = 110
TGE Bit of the Control Register = 1
0
1
Figure 8-10. Event Count Mode
The timer is enabled by setting the SWR and CPE bits in the CR and, if TGATE is enabled
(TGE bit of the CR is set), then asserting TGATE . When the timer is enabled, the SR ON
bit is set. On the next falling edge of the counter clock, the counter is loaded with the value
of $FFFF. With each successive falling edge of the counter clock, the counter decrements.
The PREL1 and PREL2 registers are not used in this mode.
If TGATE is not enabled (CR TGE bit is cleared), then TGATE does not start or stop the
timer or affect the TG bit of the SR. In this case, the counter would begin counting on the
falling edge of the counter clock immediately after the SWR and CPE bits in the CR are
set.
If TGATE is enabled (CR TGE bit is set), then the assertion of TGATE starts the counter.
The negation of TGATE disables the counter, sets the SR TG bit, and clears the ON bit in
the SR. If TGATE is reasserted, the timer resumes counting from where it was stopped,
and the ON bit is set again. Further assertions and negations of TGATE have the same
effect. The TGL bit in the SR reflects the level of TGATE at all times.
If the counter counts down to the value stored in the COM register, the COM and TC bits
in the SR are set. If the counter counts down to $0000, a time-out is detected. This event
sets the TO in the SR and clears the COM bit. At time-out, the next falling edge of the
counter clock reloads the counter with $FFFF. TOUT transitions at time-out or is disabled
as programmed by the CR OC bits. The SR OUT bit reflects the level on TOUT.
To determine the number of cycles counted, the value in the CNTR must be read,
inverted, and incremented by 1 (the first count is $FFFF which, in effect, includes a count
of zero). The counter counts in a true 216 fashion. For measuring pulses of even greater
duration, the value in the POx bits in the SR are readable and can be thought of as an
extension of the least significant bits in the CNTR.
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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