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參數(shù)資料
| 型號(hào)： | MC68341FT25 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 25.16 MHz, MICROPROCESSOR, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁(yè)數(shù)： | 215/514頁(yè) |
| 文件大?。?/td> | 2891K |
| 代理商： | MC68341FT25 |
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6- 28
MC68341 USER'S MANUAL
MOTOROLA
NOTE
If any fields in the CCR are modified while the channel is active,
that change is effective immediately. To avoid any problems
with changing the setup for the DMA channel, a zero should be
written to the STR bit in the CCR to halt the DMA channel at the
end of the current bus cycle.
6.7.3 Channel Status Register (CSR)
The CSR contains the channel status information. This register is accessible in either
supervisor or user space. The CSR can always be read or written to when the DMA module
is enabled (i.e., the STP bit in the MCR is cleared).
CSR1, CSR2
$78A, $7AA
76543210
IRQ
DONE
BES
BED
CONF
BRKP
0
RESET
00000000
Supervisor/User
IRQ—Interrupt Request
This bit is the logical OR of the DONE, BES, BED, CONF, and BRKP bits and is cleared
when they are all cleared. IRQ is positioned to allow conditional testing as a signed
binary integer. The state of this bit is not affected by the interrupt enable bits in the CCR.
The STR bit in the CCR cannot be set when this bit is set; all error status bits, except the
BRKP bit, must be cleared before the STR bit can be set.
1 = An interrupt condition has occurred.
0 = An interrupt condition has not occurred.
DONE—DMA Done
1 = The DMA channel has terminated normally.
0 = The DMA channel has not terminated normally. This bit is cleared by writing a
logic one or by a hardware reset. Writing a zero has no effect.
BES—Bus Error on Source
1 = The DMA channel has terminated with a bus error during the read bus cycle.
0 = The DMA channel has not terminated with a bus error during the read bus cycle.
This bit is cleared by writing a logic one or by a hardware reset. Writing a zero has
no effect.
BED—Bus Error on Destination
1 = The DMA channel has terminated with a bus error during the write bus cycle.
0 = The DMA channel has not terminated with a bus error during the write bus cycle.
This bit is cleared by writing a logic one or by a hardware reset. Writing a zero has
no effect.
F
re
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sc
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S
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I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
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